试验四基于vhdl组合逻辑电路设计.ppt

实验四 基于 CPLD/FPGA 的组合逻辑电路 设计 考核方法 : 1. 必做项 (1,2,3,4,5) 3 分 2. 选做项 (6/7) 2 分 实验目的 ? 1. 学习 EDA 技术中语言输入方法设计流程和方法。 2. 进一步加深学习 QUARTUSII 平台完成数字系统设 计的流程和方法。 实验内容 用 VHDL 语言编写实现下列器件功能的程序并进 行编译、波形仿真、 下载测试。 1.1 位全加器的设计 ( 元件例化语句 ) 2.BCD-7 段 LED 译码器 (WHEN 语句 ) 3. 设计一个 7 位奇偶校验电路 (CASE 语句 ) 4. 数字比较器，设计 4 位二进制数字比较器 (IF 语句 ) *5. 三态门电路与总线缓冲器 *6. 设计一个具有算术运算和逻辑运算的 8 位 ALU *7. 简易计算器的设计 实验报告 ? 总结电路的设计过程。 ? 总结实验体会及收获。 ? 完成电路的硬体测试 CPLD 的结构与工作原理 CPLD 的结构与工作原理 1 ． 逻 辑 阵 列 块 (L A B) Cyclone/CycloneII 系列器件的结构与原理 Cyclone/CycloneII 系列器件的结