数字时钟的Multisim设计与仿真.docxVIP

word. word. 电子电路Multisim设计和仿真 学院: 专业和班级: ■ ■ 学号: -7 -7 - 数字时钟的Multisim设计和仿真 一、 设计和仿真要求 学习综合数字电子电路的设计、实现和调试 设计一个24或12小时制的数字时钟。 要求：计时、显示精确到秒；有校时功能。采用中小规模集成电路设计。 3?发挥：增加闹钟功能。 二、 总体设计和电路框图 设计思路 .山秒时钟信号发生器、计时电路和校时电路构成电路。 .秒时钟信号发生器可由555定时器构成。 .计时电路中釆用两个60进制计?数器分别完成秒计时和分计?时；24进制计数器 完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 .校时电路釆用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 电路框图 图1.数字钟电路框图 三、子模块具体设计 1由555定时器构成的1Hz秒时钟信号发生器。 由下面的电路图产生1Hz的脉冲信号作为总电路的初输入时钟脉冲。 图2.时钟信号发生电路 2.分.秒计时电路及显示部分 在数字钟的控制电路中，分和秒的控制都是一样的，都是山一个十进制计数 器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件 74LS160D的反馈置数法来实现十进制功能和六进制功能，根据74LS160D的结构 把输出端的0110 （十进制为6）用一个与非门74LS00引到CLR端便可置0,这 样就实现了六进制计数。 山两片十进制同步加法计数器74LS160级联产生，采用的是异步清零法。 显示部分用的是七段数码管和两片译码器74LS48Do sv 尺45 dCR-16 48kO绘5R1 4A15-5S VI—SVU-17-4l.16OL?禺 332 2-uc t 3匚 3ODT⑷e 尺45 dC R-16 48kO 绘5 R1 4 A1 5-5S VI —SV U-1 7-4l.16OL? 禺 332 2 -uc t 3匚 3 OD T⑷ e e U3A U2 74L SI ■ ? ■ — ■ D P D D D 2 ■ 5S IS S ￡?- -s UA z^us^eo iddd 图3.分秒计时电路 3?时计时电路及显示部分 山两片十进制同步加法计数器74LS160级联产生，采用的是同步置数法， ul输出端为0011 （十进制为3）与112输出端0010 （十进制为2）经过与非门接 两片的置数端。 显示部分用的是七段数码管和两片译码器74LS48Do 5Vu二八TdL S12D===-3-U9 LS48D4LS1GODS5S ￡sS 牝 z4XFG1U8 74LS4-8DdLS*16OD二 -5- 5V u二八 TdL S12D === -3- U9 LS48D 4LS1GOD S5S ￡ sS 牝 z 4 XFG1 U8 74LS4-8D dLS*16OD 二 -5- 图4.时计时电路 4.校时电路 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 如图，当开关A,B闭合，C.D断开时，电路进行正常的计时工作；当开关 A,B断开，CQ闭合时，就可以自动进行校时。当然也可以手动校准时间，这是 需要不断地闭合、断开开关，每次只改变一个数。其中C是校时开关Q是较分 开关，开关E用来控制秒得校准，断开时，秒显示为0。 5 5 图5.校时电路 四、整体电路原理图 整体电路共分为五大模块：脉冲产生部分、计数部分、译码部分、显示部分、 校时部分。主要山震荡器、秒计数器、分计数器、时计数器.BCD-七段显示译码 /驱动器、LED七段显示数码管、时间校准电路构成。 数字钟数字显示部分，采用译码与二极管串联电路，将译码器.七段数码管 连接起来，组成十进制数码显示电路，即时钟显示。要完成显示需要6个数码管, 八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进 制计数器和24进制计数器，在在仿真软件中发生信号可以用函数发生器仿真， 频率可以随意调整。60进制可能山10进制和6进制的讣数器串联而成，频率振 荡器可以山晶体振荡器分频来提供，也可以III 555定时来产生脉冲并分频为1Hz。 计数器的输出分别经译码器送显示器显示。计时出现误差时，可以用校时电路校 时、校分。 uea :AU27B ^— 7*L?D==铝书二m?打月Si?? Viattisbsiiuim I II wmw1/7 ?叶 5— 250 ? T i5。 ue a : A U27B ^— 7*L?D ==铝书 二m?打月 Si?? Vi attisbs iiuim I I I wmw 1/7 ? 叶 5 — 2 50 ? T i 5。 3 JL | 1 .s | ‘％匕^更 厂仝Hr ] K兰巴] 1空灼叱 1 I 擊 I .a