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实验名称:十六进制7段数码显示译码器设计
实验目的:
设计七段显示译码器
学习Verilog HDL文本文件进行逻辑设计输入;
学习设计仿真工具的使用方法;
工作原理:
7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只 能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以 输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是 利用译码程序在FPGA/CPLD中来实现。例如6-18作为7段译码器,输出信号LED7S 的7位分别接图6-17数码管的7个段,高位在左,低位在右。例如当LED7S输 出为1101101” 时,数码管的 7 个段 g, f, e, d, c, b, a 分别接 1, 1,0, 1, 1,0, 1; 接有高电平的段发亮,于是数码管显示“5”。注意,这里没有考虑表示小数点的 发光管,如果要考虑,需要增加段h,例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为…(7 DOWNTO 0)。
实验内容1:将设计好的VHDL译码器程序在Quartus II ±进行编辑、编译、综 合、适配、仿真,给出其所有信号的时序仿真波形。
实验步骤:
步骤1:新建一个文件夹击打开vhdl文件;
New
h SOPC Builder System
Design Files
j k AHDLFile
〕Block Diagam/Schematic File
| |- EDIF File
State Machine File
” SystemVerlog HDL File
VHDL File\ h Tcl Script Fite k Verilog HDL File
VHDL File
白?Memory Files
h- Hexadecimal (Intel-Format) File
? - Memory Iniiialization File S
B Verificction/D ebugging Files
L In-System Sources and Probes File Logic Analpzer Interface Fie h- Sig^alTap II Logic Analyzer File Vector Wa/cform File
[=]Other Files kAHDL Include File h- Blo± Symbol File [Chain Description File
Synopsyo Design Constraints File
-Text File ~
[OK | Cancel
步骤2:编写源程序并保存
LIBRARY IEEE;
USE IEEE? STD_匸OGHC_126 4?直二L;
S ENTITY DECL7S IS
S FORT (A : IN STD^LOGIC_\^ECZOR (3 DOWTO 0);
LED7S: OUT 5亍叮OG亍C_VECEOR ( 6 D0WT0 0));
END;
BARCHITECTURE one OF DECL7S IS
□ BEGIN
9
S
PROCESS(A)
10
BEGIN
11
a
CASE A IS
12
^Hmn0000n= LED7S=n0iliiiin;
13
WHEN,,0002n= LED7S=r,0000110n ;
14
WHENrf0010n= LED7S=rf1021012n ;
15
WHENr,0012r= LED7S=n100illln ;
16
WHENrf0100r,= LED7S=nli00210n ;
17
WHEN,f0102r= LED7S=n1101201n ;
1
WHEMr,0110n= LED7S=r1121201n ;
19
WHENr,0112,,= LED7S=,,0000111n ;
20
WHENr,1000n= LED7S=r11212iln ;
21
WHEN,,10O1,,= LED7S=r,li0ili2n;
22
WHEr-1010n= LED7S=n1120211r,;
23
WHEM^i012r,= LED7S=r,1121100r,;
24
WHEN^ii0Or= LED7S=rf0111001n ;
25
WHENr,1102n= LED7S=n1021110n :
26
LED7S=n1111001n ;
27
WHENr,2112n= LED7S=nii20001n;
2S
WHEN OTHERS =-KTLL;
29
END CASE;
30
END PROCESS;
31
32
END;
步骤3:新建一个工程及进行工程设
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