EDA课程设计——数字时钟2资料.pdfVIP

EDA课程设计报告 设计题目： 数字时钟设计 专 业： 通信技术 姓 名： 瞿鹏航 学 号： 指导老师： 虞沧 前 言 随着基于 PLD 的 EDA技术的发展和应用领域的扩大和深入， EDA技术在电 子信息、通信、自动控制及计算机应用领域的重要性日益提高。 作为现在的大学生应熟练掌握这门技术， 为以后的发展打下良好的基础， 本 实验设计是应用 QuartusII 环境及 VHDL语言设计一个时间可调的数字时钟。 使自 己熟练使用 QuartusII 环境来进行设计， 掌握 VHDL语言的设计方法。 要注重理论 与实践之间的不同，培养自己的实践能力！ 一、课程设计任务及要求 1.1 实验目的 1）掌握 VHDL语言的基本运用 2 ）掌握 QuartusII 的简单操作并会使用 EDA实验箱 3 ）掌握一个基本 EDA课程设计的操作 1.2 功能设计 1）有时、分、秒计数显示功能 , 小时为 24 进制 , 分钟和秒为 60 进制 以 24 小时循 环计时 2 ）设置复位、清零等功能 3 ）有校时功能 ,可以分别对时及分进行单独校时 ,使其校正到标准时间 4 ）时钟计数显示时有 LED灯显示； 二、整体设计思想 2.1 性能指标及功能设计 1）时、分、秒计时器 1 时计时器为一个 24 进制计数器， 分、秒计时器均为 60 进制计数器。 当秒计时器接受到 一个秒脉冲时，秒计数器开始从 1 计数到 60 ，此时秒显示器将显示 00、01 、02、 ...、59、 00 ；每当秒计数器数到 00 时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在 原有基础上加 1，其显示器将显示 00、01、02、 ...、59 、00 ；每当分计数器数到 00 时，就 会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加 1，其显示器将显示 00、01、02、 ...、23 、 00 。即当数字钟运行到 23 点 59 分 59 秒时，当秒计时器在接受一个 秒脉冲，数字钟将自动显示 00 点 00 分 00 秒。 2 ）校时电路 当开关拨至校时档时， 电子钟秒计时工作， 通过时、分校时开关分别对时、分进行校对， 开关每按 1 次，与开关对应的时或分计数器加 1，当调至需要的时与分时，拨动 reset 开关， 电子钟从设置的时间开始往后计时。 2.2 总体方框图 三、详细设计 3.1 数字钟的基本工作原理： 3.1.1 时基 T 产生电路 数字钟以其显示时间的直观性、 走时准确性作为一种计时工具， 数字钟的基 本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。 由晶振产生的频率非常稳定的脉冲， 经整形、 稳定电路后， 产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。 2 3.1.2 调时、调分信号的产生