通信软件加法器计数器实例.pptVIP

加法器是数字电路中最广泛应用的电路之一，在CPU的ALU算数运算单元广泛应用。 在算数运算中，加法器（减法器）是使用最多的; 半加器定义：即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。 全加器定义：若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。;1位半加法器的设计;封装后的1bit半加法器;代码; Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口定义： module block1(a, b, c, d ); - I/O说?? ： input a, b, c ; output d ; - 内部信号声明： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule ;2.1 模块的结构;2.1 模块的结构;assign语句;;2.1.2 adder Testbench 设计;如何编写Testbench;2.1.2 adder Testbench的编写;2.1.2 adder Testbench的编写;2.1.3 adder Testbench执行结果与仿真波形;2.2 1bit全加法器full_add设计实例;全加器的verilog代码;Full_add Testbench代码;initial //a向量 begin a=0; for(i=1;i16;i=i+1) #20 a=~a; //a周期为40ns end initial //b向量 begin b=0; for(j=1;j16;j=j+1) #10 b=~b; // b周期为20ns end Initia // cin向量 begin cin=0; for(k=1;k16;k=k+1) #5 cin=~cin; // cin周期为10ns end initial begin $monitor($time,,,%d + %d + %d ={%b,%d},a,b,cin,cout,sum); #80 $finish; end endmodule ;# 0 0 + 0 + 0 ={0,0} # 5 0 + 0 + 1 ={0,1} # 10 0 + 1 + 0 ={0,1} # 15 0 + 1 + 1 ={1,0} # 20 1 + 0 + 0 ={0,1} # 25 1 + 0 + 1 ={1,0} # 30 1 + 1 + 0 ={1,0} # 35 1 + 1 + 1 ={1,1} # 40 0 + 0 + 0 ={0,0} # 45 0 + 0 + 1 ={0,1} # 50 0 + 1 + 0 ={0,1} # 55 0 + 1 + 1 ={1,0} # 60 1 +