VerilogHDL复习题与答案.docx

VerilogHDL 硬件描述语言复习 一、 Verilog HDL 是在哪一年首次被 I E E E 标 准 化 的 ？ 答： Verilog HDL 是在 1995 年首次被 IEEE标准化的。 Verilog HDL 支持哪三种基本描述方式？ 答： Verilog HDL 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式 —使用过程化结 构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述 建模 Verilog HDL 是由哪个公司最先开发的？ 答： Verilog HDL 是由 Gateway Design Automation 公司最先开发的 Verilog HDL 中的两类主要数据类型什么？ 答：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线， 而寄存器类型表示抽象的数据存储元件。 U D P 代表什么？ 答： UDP代表用户定义原语 写出两个开关级基本门的名称。答： pmos nmos 写出两个基本逻辑门的名称。答： and or 在数据流描述方式中使用什么语句描述一个设计？ 答：设计的数据流行为使用连续赋值语句进行描述 采用结构描述方式描述 1 位全加器。 答： module full_add(a,b,cin,s,co); input a,b,cin; output s,co; wire S1,T1,T2,T3; xor X1(S1,a,b), X2(s,S1,cin); and A1(T3,a,b), A2(T2,b,cin), A3(T1,a,cin); or O1(co,T1,T2,T3); endmodule i n i t i a l 语句与 always 语句的关键区别是什么？答： 1) initial 语句：此语句只执行一次。 2) always 语句：此语句总是循环执行 , 或者说此语句重复执行。 采用数据流方式描述 2 - 4 译码器。答： timescale 1ns/ns module Decoder2 ×4(A,B,EN,Z); input A,B,EN; output [0:3]Z; wire abar,Bbar; assign #1 Abar=~A; assign #1 Bbar=~B; assign #2 Z[0]=~(AbarBbarEN); assign #2 Z[1]=~(AbarBEN); assign #2 Z[2]=~(ABbarEN); assign #2 Z[3]=~(ABEN); endmodule 1 2. 找出下面连续赋值语句的错误。 assign Reset=#2 Sel^WriteBus; 答：不符合连续赋值语句的语法，应该为 :assign #2 Reset = ^ WriteBus; 二、 下列标识符哪些合法，哪些非法？ C O u n T, 1_2 M a n y, \**1, R e a l?, \wait, Initial 答： COunT合法， 1_2 Many 非法， \**1 ， Real? 非法， \wait 合法， Initial 合法 在 Verilog HDL 中是否有布尔类型？ 答：没有 如果线网类型变量说明后未赋值，其缺省值为多少？ 答： z Verilog HDL 允许没有显式说明的线网类型。如果是这样，怎样决定线网类型？ 答：在 Verilog HDL 中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为 1 位 线网。 下面的说明错在哪里？ i n t e g e r [0:3] R i p p l e; 答：应该是 integer Ripple [0:3] Verilog HDL 有哪几大类数据类型？ 答： verilog hdl 有两大类数据类型 : 线网类型和寄存器类型。 Verilog HDL 有哪几种寄存器类型？ 答：有五种不同的寄存器类型： reg 、integer 、time 、real 、realtime 。三、 假定长度为 6 4 个字的存储器 , 每个字 8 位，编写 Verilog 代码，按逆序交换存储器的内容。即将第 0 个字与第 6 3 个字交换，第 1 个字与第 6 2 个字交换，依此类推。 答： reg [7:0] mem [63:0]; integer i = 0; reg [7:0] temp; while(i 32) begin temp = mem[i]; mem[i] = mem[63 - i]; mem[63 - i] = temp; i = i + 1; end 假定 3 2 位总线 A d d re s s _ B u s, 编写一个表达式，计算从第 11 位到第 2 0 位的归约与非。答： ~ ad