2021年电子硬件工程师笔试题.docVIP

下列是自己整顿各个公司电子硬件工程师笔试题目与答案： 汉王笔试 1.什么是建立时间和保持时间？ 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在触发器时钟沿到来前，数据信号保持不变时间。保持时间是指在触发器时钟沿到来后来，数据信号保持不变时间。 如果不满足建立和保持时间话，那么DFF将不能对的地采样到数据，将会浮现metastability状况。如果数据信号在时钟沿触发先后持续时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 2.什么是竞争与冒险现象？如何判断？如何消除？ 在组合逻辑中，由于门输入信号通路中通过了不同延时，导致到达该门时间不一致叫竞争。产生毛刺叫冒险。 如果布尔式中有相反信号则也许产生竞争和冒险现象。解决办法：一是接入滤波电容，二是引入选通脉冲，三是增长冗余项（只能消除逻辑冒险而不能消除功能冒险）。 3.请画出用D触发器实现2倍分频逻辑电路？什么是状态图？ 答D触发器输出端加非门接到D端，实现二分频。 状态图是以图形方式表达输出状态转换条件和规律。用圆圈表达各状态，圈内注明状态名和取值。用→表达状态间转移。条件可以各种 Verilog语言： ?module divide2( clk ，clk_o，reset);? ?input ? ? clk ，reset;? ?output ? clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset)? ? ?if ( reset) ?out = 0;? ? ? ? ?else? ? ? ? ? ?out = in;? ? ? ?assign in = ~out;? ? ? ?assign clk_o = out;? ? ?endmodule4. 什么是线与逻辑，要实现它，在硬件特性上有什么详细规定？ 线与逻辑是两个输出信号相连可以实现与功能。在硬件上，要用OC/OD门来实现，由于不用OC门也许使灌电流过大，而烧坏逻辑门。同步在输出端口应加一种上拉电阻。5.什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定因果关系。异步逻辑是各时钟之间没有固定因果关系。电路设计可分类为同步电路和异步电路设计。同步电路运用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步。 异步电路重要是组合逻辑电路，用于产生地址译码器、FIFO或RAM读写控制信号脉冲，其逻辑输出与任何时钟信号都没关于系，译码输出产生毛刺普通是可以监控。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成电路，其所有操作都是在严格时钟控制下完毕。这些时序电路共享同一种时钟CLK，而所有状态变化都是在时钟上升沿(或下降沿)完毕。6.Latch与Register区别,为什么当前多用register.行为级描述中latch如何产生。Latch是电平触发，Register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不恰当应用latch则会大量挥霍芯片资源。 7.什么是锁相环（PLL）？锁相环工作原理是什么？ 锁相环是一种反馈电路，其作用是使得电路上时钟和某一外部时钟相位同步。PLL通过比较外部信号相位和由压控晶振（VCXO）相位来实现同步，在比较过程中，锁相环电路会不断依照外部信号相位来调节本地晶振时钟相位，直到两个信号相位同步。在数据采集系统中，锁相环是一种非常有用同步技术，由于通过锁相环，可以使得不同数据采集板卡共享同一种采样时钟。因而，所有板卡上各自本地80MHz和20MHz时基相位都是同步，从而采样时钟也是同步。由于每块板卡采样时钟都是同步，因此都能严格地在同一时刻进行数据采集。8.你懂得那些惯用逻辑电平？TTL与COMS电平可以直接互连吗？ 逻辑电平参见硬件研发一文档。 TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V有在5V。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 9.可编程逻辑器件在当代电子设计中越来越重要，请问： a) 你所懂得可编程逻辑器件有哪些？ （简朴）PROM，PAL，GAL，PLA，（复杂）CPLD， FPGA FPGA：Field Programmable Gate Array CPLD:Complex Programmable Logic Device b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 module dff8(clk ，reset，d，q);?input ? ? ? ?