eda实验报告——比较电路设计与仿真.pdfVIP

实验四 比较电路的设计与仿真 一、实验 目的 设计比较电路并仿真。 二、实验内容 用VHDL语言和利用LPM元件实现比较电路并仿真。 三、实验方法 1 ）实验方法 ： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台 ，采用的硬件平台 是Altera EPF10K20TI144_4的FPGA试验箱。 2 ）实验步骤 ： 一 ，VHDL实现 1、建立新工程。打开QuartusII软件平台 ，点击File中得New Peoj ect Wizar的建立一个工程 ，为此工程建议一个 目录文件 ，并为此 工程及文件命名 ，命名的名字须与实体名一致。 2、按照实验箱上FPGA的芯片名更改编程芯片的设置。操作是点击 Assign/ Device,选取芯片的类型 ，本次采用Altera EPF10K20TI144_4。 3 ，为此次工程选取合适的EDA 工具以及采用的合适VHDL语言。本次 实验采用Design Compiler , ModelSim_Altrea,和Custom ，分别采 用EDIF形式 ，VHDL形式 ，和VHDL形式 4. 编写源代码。点击File中的New ，选择弹出选项框内的Design File 下的VHDL File,创建一个vhd格式文件 ，并输入编写的源代码。源代码 为 ： library IEEE; use IEEE.std_logic_ 1164.all; entity bij iao is port(a2,a1 in STD_LOGIC; b2,b1 in STD_LOGIC; f1,f2 buffer STD_LOGIC; f3 out STD_LOGIC); end bij iao; architecture bij iao_arch of bij iao is begin f1=(a2 and (not b2)) or (a1 and (not b1) and a2) or (a1 and (not b1) and (not b2)); f2=((not a2) and b2)or((not a2) and (not a1) and b1) or ((not a1) and b1 and b2); f3=not(f1 or f2); end bij iao_arch; 4、编译与调试。确定源代码文件为当前工程文件 ，在保存后 ，点击 Processing下的Start Compilation进行文件全编译。编译结果有错 误或警告 ，则将要调试修改直至文件编译成功。 5、时序仿真。选着在编译成功弹出的文件框Compilation Report_Flow Summary。于框内选择Analyzer Timing 文件下的 summary ，可看到时序仿真结果。 4、波形仿真及验证。在编译成功后 ，点击File中的New ，选择弹出选 项框内的Verification/ Degugging Files下的Vertor Waveform File开始设计波形。于波形框鼠标反键 ，点击 “insert the node”,于 弹出框内点击Node Finder,按照程序所述插入节点 （具体先把fitter改 为Pin all,之后点击list ，再点击 “”键即可 ）。任意设置输入波形… 点击保存按钮保存 ，之后选择Processing下的Start Compilationr进 行一次全编译 ，带编译成功后 ，点击 图样按键 ，进行波形仿真。 6、FPGA芯片编程及验证。点击Assignment中的pins进行节点设 置 ，接着使用Processing下的Start Compilation编译一次。再点击 TOOLS选择Programmer,之后在Hrardware中选择正确的合适的硬 件 ，点击Start ，进行下载。使用FPGA实验箱进行验证。 7,设计逻辑图时 ，在quartusii界面的左上角小窗口切换至Files界面小 窗口 ，反击刚才生成的vhd文件 ，点击Create symbol files for current file ，将会