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《电子技术基础数字部分》（第六版） ch05-6.pptVIP

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  • 2021-08-09 发布于湖北
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《电子技术基础数字部分》（第六版） ch05-6.ppt

    时序电路建模基础 锁存器和触发器的Verilog建模 ;　　Verilog行为级描述用关键词initial或always，但initial是面向仿真，不能用于逻辑综合，本书不介绍。always是无限循环语句，其用法为： 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 　; ; ;5.6.2 锁存器和触发器的Verilog建模实例

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