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实验二 组合逻辑电路的 VHDL 模型实验 一、实验目的： 1、 掌握组合逻辑和时序逻辑电路的设计方法。 2、 掌握组合逻辑电路的静态测试方法。加深 FPGA 设计的过程，并比较原 理图输入和文本输入的优劣。 3、了解通用同步计数器，异步计数器的使用方法。 4、理解积分分频器的原理。 二、实验所需器件 1、拨位开关。 2、FPGA主芯片： EP1K30QC208。 3、LED 显示模块。 三、实验原理 译码器是输入数码和输出数码之间的对应关系，也就是说， “输入码和输出 码之间的对应表”这应该算是设计译码器的必须条件。 译码器常用来做码和码之间的转换器， 也常被用于地址总线或用作电路的控 制线。 例如下面为常见的 3×8 译码器的真值表： A0 A1 A2 Y0Y1Y2Y3Y4Y5Y6Y7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 实验中可根据需要，为 3 ×8 译码器加入使能控制脚。 一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解 决这个问题。 1、分频结果＝来源频率× N/ （2?－1）; 2、频率波形不均匀。 四、实验内容及数据记录 1、编写 3×8 译码器的 VHDL代码。 3 ×8 译码器的 VHDL代码为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Dec3_8 IS PORT (A : IN STD_LOGIC_VECTOR( 2 DOWNTO 0) ; EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR( 7 DOWNTO 0)) ; END Dec3_8 ; ARCHITECTURE BEHAVE OF Dec3_8 IS SIGNAL SEL : STD_LOGIC_VECTOR( 3 DOWNTO 0) ; BEGIN SEL(0) = EN ; SEL(1) = A(0) ; SEL(2) = A(1) ; SEL(3) = A(2) ; WITH SEL SELECT Y=WHEN 0001, WHEN 0011, WHEN 0101, WHEN 0111, WHEN 1001, WHEN 1011, WHEN 1101, WHEN 1111, WHEN OTHERS ; END BE