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本此讲座主要讨论内容数字化设计模拟混合电路设计DSPS目标系统设计DSP外设的设计与使用系统软件开发工程应用注意事项（一） 数字化设计概述一个典型DSP SOLUTION设计FILTER/MUXCONTROLLEREPROMA/DTMS320C542 A/DRAMFILTERD/A设计要素：数字化要求模拟混合电路（ADC/DAC）设计处理需求（DSP运算量）吞吐量需求存储器需求（SRAM、ROOM、FLASH等）通信口需求其它控制（电源设计、状态控制、时钟控制、多DSP控制、......)（二）模数与数模转换1 基带信号采样定理 要想连续信号抽取后能够不失真地还原出原信号，则抽取频率必须大于或等于两倍原信号频谱的最高频率。（Nyquist定理） 2 带通采样定理 带通采样时采样频率不一定要满足Nyquist准则，带通采样的采样频率选择方法为： （1） fs 2 ?f (BW) （2） fs = 4fc / (2NZ-1)其中，NZ=1，2，3，… 的最大整数。3 量化与量化误差 连续信号经量化处理要产生量化误差，对于均匀量化，量化误差的大小为：其中，E为FS电平，us为信号有效电平。对于FS正弦输入，量化误差为：4 ADC/DAC的选择（1） ADC的种类： ? 逐次比较ADC ? 双线性ADC ? FLASH ADC ? ?-? ADC（2） ADC选择的标准：分辨率、速度、 输入动态范围、POWER等（3） DAC的选择（4） 滤波器设计5、DSP与ADC/DAC的接口（1）对于串型ADC/DAC接口一般使用DSP的串口进行数据通信。 如C25与11通道的12位ADC TLC2543的接口设计如下：（2）对于并型ADC/DAC接口一般使用DSP的I/O口进 行数据通信。如DSP与12位ADC AD678的接口设 计如下：(三) 目标系统硬件设计1 DSP的选择运算量价格外设需求其他因素……2 DSP配置 DATA存储器大小 PROGRAM存储器大小 存储器速度要求 I/O口配置……3、DSP基本系统设计与模数电路接口BOOTLOADER设计扩展存储器设计时钟设计中断设计外设的使用电源管理其他 …….1）、BOOTLOADER设计MP/*MC=0（片上ROM有效），复位后程序从FF80开始运行，将跳转到BOOTLOADER代码开始出。BOOT的流程取决于I/O口FFFF的值（BRS）和INT2*RS后检测INT2是否有效？有效按HPI boot模式引导，否则，读I/O口FFFFh的BRS，决定其他的引导方式。BRS决定的引导方式 xxxx1000：8bit并口I/O引导 xxxx1100：16bit并口I/O引导 xx????00：串口引导（详细说明见后） xxxxxx01：8bit并行EPROM引导 xxxxxx10：16bit并行EPROM引导 xxxxxx11：热引导模式BRS决定的串口引导说明： xx000000：8bit缓冲串口BSP（FSX/CLKX作为输出） xx000100：16bit缓冲串口BSP（FSX/CLKX作为输出） xx010000：8bit缓冲串口BSP（FSX/CLKX作为输入） xx010100：16bit缓冲串口BSP（FSX/CLKX作为输入） xx100000：8bit时分复用串口TDM （FSX/CLKX作为输出） xx100100：16bit时分复用串口TDM （FSX/CLKX作为输出）2）外部存储器接口下面给出一个扩展外部存储器的例子，重点注意： a、只使用一片128Kx16的RAM b、与内部有效的RAM相同的地址，外部RAM无效 c、外部 RAM的存 取速度不能全 速运行时，需 要根据速度插 入等待状态A22-A19A18A17A16A15A14-A0*PS*DS*IS*MSTRBR/*WA16A15A14-A0*OE*CS*WE3）系统时钟设计与控制电路的两种接法： 内部振荡器 外部晶振3.3V CLKOUT VCC crystal oscillator GNDExternal Clock两种时钟控制方式 a、Hardware-programmable PLL（C541、C542、C543、 C545 C546）b、Software-programmable PLL(C541B/C545A/C546A /C548/C549/C5402/C5410/C5420) 由时钟模式寄存器控制（CLKMD）：软件编程控制时钟举例： (设置 CLKOUT = CLKIN x 3) STM #0h, CLKMD ;switch to DIV mode TstStatu: