第7章 Verilog综合设计实例.pptVIP

表7.5.8 多路选择器Mux_3接口说明 代码7.5.6 三选一选择器。module Multiplexer_3(mux_out， data_a， data_b， data_c， select， load)；  input ［7:0］ data_a， data_b， data_c；  input ［1:0］ select；  input load；  output ［7:0］ mux_out；  reg ［7:0］mux_out； always@(load) if(load==1) mux_out=(select==0)?data_a:(select==1)?data_b:(select==2)? data_c:′bzz；  else mux_out=2′bzz； endmodule 由代码7.5.6生成的Mux_3的硬件结构如图7.5.14所示。 图7.5.14 Mux_3的硬件结构块图 Mux_3的仿真波形如图7.5.15。 图7.5.15 Mux_3的仿真波形 　　仿真波形说明：当load信号为高电平时，