《FPGA应用技术及实践（第2版）》教学讲义 情境五 应用VHDL设计数字系统 任务四 计数器的设计.docVIP

《FPGA应用技术及实践》电子教案 学习情境五 应用VHDL设计数字系统 任务一 任务二 任务三 任务四 多路选择器的设计 （4课时） 寄存器的设计 （4课时） 1位全加器的设计 （4课时） 计数器的设计 （4课时） 学习情境 学习情境五 应用VHDL设计数字系统 教学任务 任务四 计数器的VHDL设计 学时 4 教学目标 专业能力： 熟练掌握应用Quartus II软件进行VHDL文本输入的方法 掌握VHDL语言源程序编写方法 掌握计数器设计的设计方法 方法能力： 相关软件、开发板的学习、适应能力 逻辑分析、总结归纳的能力 实践动手能力 社会能力： 工作细致认真，有责任心 具有团队协作能力 语言表达能力 教学内容 1、应用Quartus II软件进行VHDL文本输入的方法 2、计数器的VHDL设计 3、VHDL结构和语法 重点 应用VHDL语言进行电路设计的方法 难点 应用VHDL语言进行电路设计的方法 教 学 设 计 教学方法 演示法、案例教学法、现场观摩法 教学场所与条件 FPGA实训基地、多媒体教室 阶段 行为步骤（内容） 教学手段 时间 资讯 明确任务，收集计数器的VHDL设计资料 问题导向法 20 计划 确定设计思路和具体实施方法 小组讨论法、确定该项目工作计划 10 决策 分组展示初步方案，相互讨论、修改方案； 教师分析、答疑；根据学生、教师共同点评，修订、确定最终方案 集中讨论 讲授法 15 实施 对学生分组，利用Quartus II软件和FPGA开发板完成计数器的VHDL设计并进行验证 教师演示讲解 学生分工协作，自行完成 80 检查 检查任务的完成情况，分析不足 逆向检查 20 评价 汇报学习、工作心得；对任务完成情况，进行自我评价与教师评价 学生自评、小组互评、教师评价 15 学习情境五 应用VHDL设计数字系统 任务四：计数器的VHDL设计 教学方案 一、资讯 明确任务，收集计数器的VHDL设计的相关资料。 问题引领： 学生通过查阅资料、网络、视频等途径获取以下信息： 1、计数器的功能是什么？ 2、计数器的分类有哪些？ 3、如何利用软件来完成计数器的VHDL设计？ 二、计划 分组讨论引导问题，确定计数器的设计思路和方法，讨论设计重点、难点与实施方案。 三、决策 （1）分组展示初步方案，教师讲解相关知识点，相互讨论、修改方案； （2）根据学生、教师的点评，修订、确定最终生产方案 教师讲授： 审阅学生制定的初步表达方案，分析学生对基本知识掌握程度，以确定讲授新知识点的范围和重点。 项目一 4位二进制加法计数器的VHDL描述 例14 4位二进制加法计数器设计一 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 项目二 VHDL语法说明 1、整数类型 整数类型INTEGER的元素包含正整数、负整数和零。在VHDL中，整数的取值范围是－2147483647～＋2147483647，即可用32位有符号的二进制数表示。 整数的书写方式如下： 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数，等于十进制整数1000 16#D9# 十六进制整数，等于十六进制整数D9H 8#720# 八进制整数，等于八进制整数720O 2 二进制整数，等于二进制整 项目三 计数器设计的其他表述方法 例15 4位二进制计数器设计二 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 4位加法计数器的工作时序如下图所示 项目四 一般加法计数器设计 例16 带异步复位和同步时钟使能的十进制加法计数器 LIBR