《FPGA应用技术及实践（第2版）》教学讲义 情境五 应用VHDL设计数字系统 任务三1位全加器的设计.docVIP

《FPGA应用技术及实践》电子教案 学习情境五 应用VHDL设计数字系统 任务一 任务二 任务三 任务四 多路选择器的设计 （4课时） 寄存器的设计 （4课时） 1位全加器的设计 （4课时） 计数器的设计 （4课时） 学习情境 学习情境五 应用VHDL设计数字系统 教学任务 任务三 1位全加器的VHDL设计 学时 4 教学目标 专业能力： 熟练应用Quartus II软件进行VHDL文本输入的方法 掌握VHDL语言源程序编写方法 掌握1位全加器的VHDL的设计方法 方法能力： 相关软件、开发板的学习、适应能力 逻辑分析、总结归纳的能力 实践动手能力 社会能力： 工作细致认真，有责任心 具有团队协作能力 语言表达能力 教学内容 1、应用Quartus II软件进行VHDL文本输入的方法 2、1位全加器的VHDL设计 3、VHDL结构和语法 重点 应用VHDL语言进行电路设计的方法 难点 应用VHDL语言进行电路设计的方法 教 学 设 计 教学方法 演示法、案例教学法、现场观摩法 教学场所与条件 FPGA实训基地、多媒体教室 阶段 行为步骤（内容） 教学手段 时间 资讯 明确任务，收集1位全加器的VHDL设计资料 问题导向法 20 计划 确定设计思路和具体实施方法 分组讨论法、确定该项目工作计划 10 决策 分组展示初步方案，相互讨论、修改方案； 教师分析、答疑；根据学生、教师共同点评，修订、确定最终方案 集中讨论 讲授法 15 实施 对学生分组，利用Quartus II软件和FPGA开发板完成1位全加器的VHDL设计并进行验证 教师演示讲解 学生分工协作，自行完成 80 检查 检查任务的完成情况，分析不足 逆向检查 20 评价 汇报学习、工作心得；对任务完成情况，进行自我评价与教师评价 学生自评、小组互评、教师评价 15 学习情境五 应用VHDL设计数字系统 任务三：1位全加器的VHDL设计 教学方案 一、资讯 明确任务，收集1位全加器VHDL设计的相关资料。 问题引领： 学生通过查阅资料、网络、视频等途径获取以下信息： 1、全加器的功能是什么？ 2、1位全加器由哪几个部分构成？ 3、如何利用软件来完成1位全加器的设计？ 二、计划 分组讨论引导问题，确定1位全加器的设计思路，讨论设计重点、难点与实施方案。 三、决策 （1）分组展示初步方案，教师讲解相关知识点，相互讨论、修改方案； （2）根据学生、教师的点评，修订、确定最终生产方案 教师讲授： 审阅学生制定的初步表达方案，分析学生对基本知识掌握程度，以确定讲授新知识点的范围和重点。 项目一 1位全加器的VHDL设计 1位全加器可以由两个半加器和一个或门连接而成，因而可根据半加器的电路原理图或真值表写出或门和半加器的VHDL描述，然后写出全加器的顶层VHDL描述。 1位全加器的实体模型及组成电路 1、半加器设计 半加器的真值表如下所示 半加器真值表 例12 半加器描述一 LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; 例13 半加器描述二 LIBRARY IEEE; --半加器描述(2)：真值表描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量数据类型 BEGIN abc = a b ; --a相并b，即a与b并置操作 PROCESS(abc) BEGIN CASE abc IS --类似于真值表的CASE语句 WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; 2、或门设计 例1