杭电数电实验课内题设计答案.docxVIP

数字逻辑电路课仿真实验 第六章QuartusII原理图设计初步 一、 实验目的：初步了解学习使用Quartus | |软件进行电路自动化设计。 二、 实验仪器：Quartus |软件。 三、 实验容： 6-1用Quartus ,库中的宏功能模块74138和与非门实现指定逻辑函数 按照 3节和6. 4节的流程，使用Quartus :完整图6-2电路的设计，包括：创建工程， 在原理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路 的功能，引脚锁定编译，编程下载于FPGA中进行硬件测试。最后完成实验报告。 1、原理图 ???????????????????????????????????74138AYONY1NY2NY3NY4NV^NA RD rV工、O I ??????????????????????????????????? 74138 A YON Y1N Y2N Y3N Y4N V^N A R D r V 工、 O I G2AK G2BN ■?C i wTl Y€N Y7N 7 強 3:6 DECODER r、二二 ‘ :rstJ ■ ? 了yi PIH-1 邛L2 PIN_3 PIN, 讥7 邛匸40 ^N 11 I /??????????????????? 2、波形设置 3、仿真波形 6-2用两片7485设计一个8位比较器 用两片4位二进制数值比较器7485串联扩展为8位比较器，使用Quartos |完成全部 设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚 锁定、编程下载，进行硬件测试。最后完成实验报告。 1、原理图 2、波形设置 10価“DC*064?2”万 10価“ DC* 06 4 ?2” 万0“ 3.波形仿真 i i 2 i i 2 J??a 6-3设计8位串行进位加法器 首先根据图4-33,用半加器设计一个全加器元件，然后根据图4-34,在顶层设计 中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之，引脚 锁定编译，编程下载于FPGA中进行硬件测试，最后完成实验报告，讨论这个加法 器的工作速度。 1、原理图： 半加器 8位串行进位全加黑 -? ? ? ?? -UC :FMr *s? 、 怎二-?经-s -? ? ? ?? -UC : FMr *s? 、 怎二- ?经-s 集成后的 集成后的8位串行进位全加器 波形设置 波形设置 6-5设计一个十六进制7段显示译码器 用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译 码器。首先绐出此译码器的真值表，此译码器有4个输入端：D、C, B、Ao D是最高位，A 是最低位；输出有8位：p、g、f、e, d、c、b、a,其中p和a分别是最高和最低位，p控 制小数点。对于共阴控制，如果要显示A,输入DCBA=1010；若小数点不亮，则输出 pgfedcba77H,给出时序仿真波形并说明之，引脚锁定，下载于FPGA中对共阴数 码管进行硬件测试。 1、程序代码 1 4*30000 l 1 4*30000 l B *90001 : LE01S?*T*3000110 9 4-30010 : LEXnS-T310X101： IO 430011 : LEXHS-T30100 : LEXnr-T31100XX0 12 4?B0灿 I LE?lS-TBX10110iJ 13 4*30110 l “ 4*90111 l LEIHS-TW00011iJ IS 1*31000 I LEXJT^-TSlUUllJ ie 4*9X001 : LEO^^-TSIXOIIXX 17 i-sioio : unrrr-T?siiioiii ib 4aaioii : *31 mioo 4*31100 i :aDlllOOl； 4*B1101 l LE?1S-TB1011110j I LE?lS-TB1111001J 4*91111 I LE?lS-TBX110001J deCaulc : LEO1S--T?0000000； ?zdcasa 2Z ?:±t￡dula 2€ 2? 0 [?ioj Lexns? always 8 CA) Q 心 e(A) 2、电路原理图 工悦蹄 心.Oj L￡D7$：e.0| 心.Oj L￡D7$：e.0| ...…―.「Ji...勲伫 rst 3、波形设置 波形仿真 6-6设计一个 6-6设计一个5人表决电路 用case语句设计一个5人表决电路，参加表决者5人，同意为1,不同意为0,同意者过 半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚 锁定，编程下载硬件测试。