教案成果讲稿集成eda2verilog.pptx

Verilog HDL;提纲;提纲;什么是Verilog HDL?;什么是Verilog HDL? (cont.);更重要的是...;Verilog HDL的历史;提纲;Verilog HDL vs. VHDL;Verilog HDL vs. VHDL (cont.);提纲;Verilog HDL语法 - 模块;Verilog Module ;// sampel_reg.v 数据采样模块 module sample_reg(clk, rst, din, dout); input clk, rst; input [3:0] din; output [3:0] dout; reg [3:0] data; assign dout = data; always @(posedge clk or negedge rst) begin if(!rst) begin data = 4’b0; end else begin data = din; end end endmodule;Identifiers:Module name Data(signal) name Port name;Verilog HDL语法 - 语法规范与注释;Verilog HDL语法 - 值集

文档评论(0)

1亿VIP精品文档

相关文档