原创力文档- 33
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- 2021-10-12 发布于上海
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第三章
3-5 设计一个 4 选 1 多路选择器，当选择输入信号分别取 “00”、“01”、
“10”和“11”时，输出信号分别与一路输入信号相连。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MAX4_1 IS
PORT(A,B,C,D,S1,S2 : IN STD_LOGIC;
Y : OUT STD_LOGIC);
END ENTITY MAX4_1;
ARCHITECTURE HF1 OF MAX4_1 IS
SIGNAL SS : STD_LOGIC_VECTOR (0 TO 1);
BEGIN
SS=S2S1;
PROCESS(SS)
BEGIN
CASE SS IS
WHEN 00 = Y=A;
WHEN 01 = Y=B;
WHEN 10 = Y=C;
WHEN 11 = Y=D;
WHEN OTHERS = NULL;
END CASE;
END PROCESS;
END HF1;
3-6 设计一个 7 人表决电路，参加表决者 7 人，同意为 1，不同意为
0，同意者过半则表决通过，绿指示
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