modelsim实验02-38译码器仿真实验分析.docxVIP

一、程序文件源码+注释分析 module decode38(data_in,data_out,enable); input [2:0] data_in; //定义输入，对应38译码器的8个输出状态 output [7:0] data_out; //定义输出，对应38译码器的3个输入状态 input enable; //定义输入一个开关控制信号 reg [7:0] data_out; //将输出定义为寄存器型变量，表示过程块语句always内的指定信号 always @(data_in or enable) begin //电平触发（输入信号发生电平变化时，执行alway