测试结构的制作方法.docxVIP

PAGE PAGE 1 测试结构的制作方法 1.本申请涉及存储器件领域，详细而言，涉及一种测试结构。背景技术：2.近年来进展快速的磁性随机存储器mram具有优异的特性：克服了sram面积大，尺寸微缩后漏电大的缺点；克服了dram需要向来举行数据刷新且功耗大的缺点；读写时光短和可读写次数较多，这两共性能比flash memory的这两共性能优越几个数量级。3.mtj是磁性随机存储器mram的核心存储元件，mram的读写次数与mtj器件的寿命挺直相关。在研发阶段为了猎取mram的耐用时光的牢靠性分布，确保量产阶段产品的牢靠性，需要对大量的mtj器件举行测试。4.现有的测试mtj器件牢靠性的办法包括：测试大量单个器件，通过数据处理得到牢靠性分布；通过带有mos开关的并联结构，同时测试大量器件得到牢靠性分布；通过并联结构提高器件组失效率，加速失效得到牢靠性分布。5.上述的牢靠性测试办法存在的缺点分离为：大量单个器件测试所需时光极长；具有mos的测试结构需要额外的测试pad，且无法在short loop举行测试，其因为需要多个mos管，测试成本较高；并联测试办法在机台精度有限的状况下，并联的器件个数有限，无法极大提高测试效率。技术实现要素：6.本申请的主要目的在于提供一种测试结构，以解决现有技术中的测试mtj的办法难以同时达到测试效率高、测试成本较低且对机台精度要求低这三个要求的问题。7.为了实现上述目的，按照本申请的一个方面，提供了一种测试结构，所述测试结构不包括开关，所述测试结构包括：待测试结构，包括多个依次串联的待测试器件组，各所述待测试器件组包括多个并联的待测试的阻变器件；两个测试电极，分离为第一测试电极和其次测试电极，所述第一测试电极与所述待测试结构的一端电衔接，所述其次测试电极与所述待测试结构的另一端电衔接。8.可选地，所述待测试结构中的依次串联的待测试器件组的个数为m，1 m≤5。9.可选地，各待测试器件组中的并联的所述阻变器件的个数为n，1 n≤1000。10.可选地，所述测试结构中的随意两个所述阻变器件为相同的所述阻变器件。11.可选地，所述阻变器件为mtj器件。12.可选地，所述第一测试电极和所述其次测试电极相同。13.可选地，所述第一测试电极和所述其次测试电极不相同。14.可选地，所述测试电极为信号地结构。15.应用本申请的技术计划，上述测试结构中，将多个包括多个并联的待测试的阻变器件的待测试器件组依次串联，得到待测试结构，待测试结构的一端与第一测试电极电衔接，待测试结构的另一端与其次测试电极电衔接，从而同时检查多个待测试的阻变器件，提高了测试效率，并且测试结构不包括开关，降低了测试成本，并且一个待测试的阻变器件失效会导致待测试结构的阻值大幅降低，使得测试结构对机台精度要求低，进而解决了现有技术中的测试mtj的办法难以同时达到测试效率高、测试成本较低且对机台精度要求低的问题。附图解释16.构成本申请的一部分的解释书附图用来提供对本申请的进一步理解，本申请的暗示性实施例及其解释用于说明本申请，并不构成对本申请的不当限定。在附图中：17.图1示出了按照本申请的一种实施例的测试结构的暗示图；18.图2示出了按照本申请的一种实施例的并联测试结构中阻变器件的阻值分布图的暗示图；19.图3示出了按照本申请的一种实施例的待测试器件组的分压与阻变器件的失效率的关系曲线的暗示图；20.图4示出了按照本申请的一种实施例的测试结构的电阻与测试时光的关系曲线的暗示图；21.图5示出了按照本申请的一种实施例的加压次数与测试结构失效率的关系曲线的暗示图；以及22.图6示出了现有技术中具有mos的测试结构的暗示图。23.其中，上述附图包括以下附图标志：24.10、待测试器件组；11、阻变器件；20、测试电极；21、第一测试电极；22、其次测试电极；30、mos管。详细实施方式25.应当指出，以下具体解释都是例示性的，旨在对本申请提供进一步的解释。除非另有指明，本文用法的全部技术和科学术语具有与本申请所属技术领域的一般技术人员通常理解的相同含义。26.需要注重的是，这里所用法的术语仅是为了描述详细实施方式，而非意图限制按照本申请的示例性实施方式。如在这里所用法的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应该理解的是，当在本解释书中用法术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。27.应当理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可挺直在该另一元件上，或者也可存在中间元件。而且，在解释书以及权利要求书中，当描述有元件“衔接”至另一元件时，该元件可“挺直衔