Verilog实验全加器与比较器的设计.pdfVIP

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2021-11-27 发布于重庆
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Verilog实验全加器与比较器的设计.pdf

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成绩：实验报告课程名称： Verilog 数字系统设计实验实验项目：全加器与比较器的设计姓名：专业：计算机科学与技术班级：学号：计算机科学与技术学院实验教学中心实验项目名称：全加器与比较器的设计一、实验目的 1．学习用Verilog HDL 语言描述组合逻辑电路。 1．学会 QuartusII 利用仿真与下载调试的程序方法。二、实验内容利用 Verilog HDL 语言设计四位全加器和比较器。三、实验用设备仪器及材料硬件：计算机软件： QuartusII 软件四、实验原理及接线 1. 数值比较器用途是比较两个二进制数的大小。一位数值比较器：比较输入的两个 1 位二进制数 A 、B 的大小。多位数值比较器：比较输入的两个位二进制数 A 、B 的大小，比较时需从高位到低位逐位比较。比较器功能框图： A3 A2 G A1 A0 COMP4 S B3 B2 E B1 B0 哈尔滨理工大学计算机科学与技术学院实验教学中心实验报告下表是一位数值比较器的真值表。表 1-1 比较器真值表输入输出 A B G(大于 ) E （等于） S （小于） 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 2.全加器：全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加），求得和数及向高位进位的逻辑电路。所以全加器有三个输入端（ Ai ，Bi ，Ci-1 ）和两个输出端 Si，Ci+1 。真值表如下：输入输出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0