PCIE时钟分析和总结.pdfVIP

嵌入式系统的 PCIe 时钟分配 上网时间： 2009 年 所属类别 : I I a href=/jump//ARTICLE/Communication_and_Networking_Syste ms;edpos=middle_large_rectangle;sz=300x250;ua=/ART_8800034187_400010_500007_TS_867a62ef. HTM;ord=1313644042192? target=_blankimg src=/ad//ARTICLE/Communication_and_Networking_Systems; edpos=middle_large_rectangle;sz=300x250;ua=/ART_8800034187_400010_500007_TS_867a62ef.HT M;ord=1313644042192? width=300 height=250 border=0 alt=/a 关键字 : ()是嵌入式和其它系统类型的背板间通信的一个非常理想的协议。然而，在嵌入式环境中， 背板连接器引脚通常很昂贵，因此，采用点对点连接的星型结构的 PCIe 方案并不理想。本 文将讨论如何使用一个多点信号来分配 PCIe 时钟，而且仍满足 PCIe 第二代规范严格的要 求。 PCIe 计时 PCIe 基本规范 1.1 和 2.0 为信令速率 2.5Gbps 和 5.0Gbps 的时钟分配定义了三个不同模型， 见图 1 、图 2 和图 3。 共用时钟架构成为最常使用的方法有很多理由。首先，大多数支持 PCIe 接口的商用芯片只 适用于这种架构。其次，这种架构是唯一可以直接支持展频计时 (Spread Spectrum clocki ng ，简称 SSC) 的架构。 SSC 在减少电磁干扰峰化方面起着非常重要的作用，因此可以简 化符合系统电磁辐射限制的工作 ( 图 4) 。最后，这种架构最容易形成概念和设计。 共用时钟架构最大的缺点在于需要为系统中每个 PCIe 端点分配基准时钟。 频率为 100MHz 或 125MHz 的时钟以及 PCIe 规范严格的抖动要求使得这一架构变得尤其复杂。对 2.5Gbp s 工作的限制为 86ps 采样的一系列样本的峰 -峰相位抖动。 而 5.0Gbps 工作的限制为 3.1ps (均方根抖动值 ) 。然而，要在 5.0Gbps 工作，收发器首先要在 2.5Gbps 协商，如果两端都 可以，再提高到 5.0Gbps 。这意味着如果系统支持任何 5.0Gbps 链接，则基准时钟就必须 同时满足两者的抖动指标。 独立的数据时钟架构不会受到上述限制， 但却大幅增加了时钟系统设计的复杂性， 且在不使 用单边带信令时不支持 SSC 。 基准时钟抖动的管理规范是 PCIe 基本规范 1.1 和 2.0 ，而检验抖动达标的方法详细列在 P CIe 抖动建模修订版 1.0D 和 PCIe 抖动和 BER 修订版 1.0 中。机电规范提供了机械尺寸信 息、电信号定义和功能。其中一些，如卡机电 (Card Electromechanical ，简称 CEM)1.1 和 CEM 2.0 规范也为基准时钟、 Tx 锁相环 (Phase-Locked Loop ，简称 PLL) 、Rx PLL 和介 质提供了抖动预算。 严格来讲， CEM 规范只申请了 PC 和服务器 ATX ，以及基于 ATX 的尺 寸。其它