3.2 Verilog HDL的基本语法精品管理.pptVIP

reg型 reg rega; //定义了一个一位的名为rega的reg型数据 reg [3:0] regb; //定义了一个四位的名为 regb的reg型数据 reg [4:1] regc, regd; //定义了两个四位的名为 regc和regd的reg型数据 存储器〔 Memory 〕型 Verilog HDL通过对reg型变量建立数组来对存储器建模，可以描述RAM型存储器、ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进行寻址。 在Verilog语言中没有多维数组存在。 memory型数据是通过扩展reg型数据的地址范围来生成的。 假设干个相同宽度的向量构成数组〔array〕，也就是存储器。 memory型 格式如下： reg [n-1:0] 存储器名[m-1:0]； reg [n-1:0] 存储器名[m:1]； 在这里，reg[n-1:0]定义了存储器中每一个存储单元的大小，即该存储单元是一个n位的寄存器。 存储器名后的[m-1:0]或[m:1]那么定义了该存储器中有m个这样的寄存器。 最后用分号结束定义语句。 memory型 reg [7:0] mema[255：0]; 这个例子定义了一个名为mema的存储器，该存储器有256个8位的存储器。该存储器的地址范围是0到255。 注意：对存储器进行地址索引的表达式必须是常数表达式。 尽管memory型数据和reg型数据的定义格式很相似，但要注意其不同之处。如一个由n个1位寄存器构成的存储器组是不同于一个n位的寄存器的。 reg[n-1:0] rega; //一个n位的寄存器 reg mema[n-1:0]; //一个由n个1位寄存器构成的存储器组 一个n位的寄存器可以在一条赋值语句里进行赋值，而一个完整的存储器那么不行。见下例： rega =0; //合法赋值语句 mema =0; //非法赋值语句 如果想对memory中的存储单元进行读写操作，必须指定该单元在存储器中的地址。下面的写法是正确的。 mema[3]=0; //给memory中的第3个存储单元赋值为0。 3.3 运算符及表达式 算术运算符(+,－,×，/,％) 赋值运算符(=,=) 关系运算符(,,=,=) 逻辑运算符(,||,!) 条件运算符(?:) 位运算符(~,|,^,,^~) 移位运算符(,) 拼接运算符({ }) 其它 clock = ~clock; // ~是一个单目取反运算符, clock是操作数。 c = a | b; // |是一个二目按位或运算符, a 和 b是操作数。 r = s ? t : u; // ?: 是一个三目条件运算符, s, t, u是操作数。 基本的算术运算符 在Verilog HDL语言中，算术运算符又称为二进制运算符，共有下面几种： + (加法运算符，或正值运算符，如 rega＋regb，＋3) - (减法运算符，或负值运算符，如 rega-3, -3) * (乘法运算符，如rega*3) / (除法运算符，如5/3) % (模运算符，或称为求余运算符，要求％两侧均为整型数据。如7％3的值为1) 在进行整数除法运算时，结果值要略去小数部分，只取整数部分。而进行取模运算时，结果值的符号位采用模运算式里第一个操作数的符号位。 模运算表达式 结果 说明 10%3 1 余数为1 11%3 2 余数为2 12%3 0 余数为0即无余数 -10%3 -1 结果取第一个操作数的符号位,所以余数为-1 注意：在进行算术运算操作时，如果某一个操作数有不确定的值x，那么整个结果也为不定值x。 位运算符 Verilog HDL作为一种硬件描述语言,是针对硬件电路而言的。在硬件电路中信号有四种状态值1,0,x,z。 在电路中信号进行与或非时，反映在Verilog HDL中那么是相应的操作数的位运算。 Verilog HDL提供了以下五种位运算符： ~ //取反 //按位与 | //按位或 ^ //按位异或 ^~ ,~^ //按位同或(异或非) 取反运算符~ ~是一个单目运算符,用来对一个操作数进行按位取反运算。 rega=b1010; //rega的初值为b1010 rega=~rega; //rega的值进行取反运算后变为b0101 ~ 1 0 0 1 x x 逻辑运算符 在Verilog HDL语言中存在三种逻辑运算符: 逻辑与 || 逻