计算面存储器设计.docx

第六章存储器接口 ■本章内容 6.1半导体存储器 6.2存储器接口技术 6.3主存储器接口 6.4高速缓冲存储器接口 6.1半导体存储器 存储器系统：容量大、速度快、成本低 分级结构：高速缓冲存储器（Cache）、主存储器（MM）、辅助存储器（外存储器） 半导体存储器 按制造工艺分 MOS型:集成度高、功耗小、成本低 双极型:速度快、集成度低、功耗大、成本高 按存取方式分 l静态（SRAM ）:双稳电路；速度快 随机存取存储器（RAM ）:易失性 - .动态（DRAM ）:靠电容存储，刷新;集成度高、功耗和价格低 掩模ROM :用户不可写入 可编程PROM:用户可写入一次 只读存储器（ROM ）:非易失性 V 用紫外线擦除的、可编程 EPROM:可多次写入；紫外线擦除 j电擦除的、可编程 E2PROM:可多次写入；电擦除 王机 入 内存 主 存 快 存 = ㈡ 中央处理器 存储器的分级结构 半导体存储器的主要性能指标 存储容量：能存储二进制数码的数量，即存储元的个数；m n,1K 4, 8KB 存取时间（读写周期）：从启动一次存储器操作到完成该操作所经历的时间 功耗:每个存储元消耗功率的大小 ；w/位、mw/位 可靠性：对电磁场及温度变化等的抗干扰能力 ，无故障时间：数千小时 存储芯片的组成 ?地址译码器：接收n位地址，产生2n个选择信号 ?控制逻辑电路：接收片选、读写信号，控制传送 ?数据缓冲器：数据中转 ?存储体:主体，由存储元按规律排列｛字结构、位结构 n位地址 CS R/W 地址译码器 控制 逻辑 存储矩阵 0 6.2存储器接口技术 1.存储器接口应考虑的问题 1）与CPU的时序配合 慢速存储器：产生“等待申请”，插入等待周期 8086系统总线周期 Ti：发出地址 T2 :发读写命令 T3：传送数据，前沿检测READY T4 :结束操作 ?产生等待申请的条件：IO/M、RD/WR、地址译码 ?等待周期个数控制：READY=0的时间；触发器级数 （Tw中操作同T3） D2=Ql Qi D3=Q2 Q3 插入2个Tw （多加1级缓冲器） RDY = Qi Q3 READY （8284输出） CLK READY （8284输出） 2） CPU总线负载能力 ?小型系统：直接相连 ?较大系统:加缓冲器或驱动器 3）存储芯片的选用 ?芯片类型 Cache:双极型RAM或高速MOS静态RAM 丿 「小容量（64KB内）：SRAM 卜RAM彳 — 大空量：DRAM iMM 齐 L 2 L ROM : EPROM、E PROM | ?芯片型号 原则:满足容量要求情况下，尽量选用容量大、集成度高的 （减轻负载 降低成本 减小电路板面积） （构成8KB） 芯片型号 芯片数量 AB的负载 DB的负载 2114（104） 16 8X2=16 8勺=8 6116（2。8） 4 4X1=4 4X1=4 6264（8K 況8） 1 1 1 2.存储器地址译码方法（8位机为例） 1）片选控制的译码方法 线选法:1根高位地址选中1个芯片 （用4KB构成12KB ） （反相器标记用于小容量） Ai2=0,选中（1）；A 13=0,选中（2）;A 14=0,选中⑶ 优点：简单 缺点：地址重叠、地址空间不连续 全译码法：所有高位地址译出全部地址空间 （特点地址连续与单元 对应） 混合译码法：部分译码与线选法结合 （以下用4KB构成24KB） 缺点:同线选法 部分译码法：高位地址中的部分参与译码 （用4KB构成32KB ） 缺点：同线选法 ?实际中常用经改进后的部分译码法 2）地址译码电路的设计 设计步骤： 确定存储器的地址空间 画地址分配图或地址分配表 确定译码方法并画地址位图 选合适器件，画译码电路图 74LS138 4 片 RAM 的片选 举例：用2KB 的ROM 和1KB的RAM 构成 4KB 的ROM（OOOOH?0FFFH）和4KB 的 RAM（2000H ?2FFFH） , 16 位地址 共用6片 2片ROM,4片RAM （地址分配表） 心片编号 类型与容量 地址范围 1 ROM 2KB 0000H ?07FFH 2 ROM 2KB 0800H ?0FFFH 3 RAM 1KB 2000H ?23FFH 4 RAM 1KB 2400H ?27FFH 5 RAM 1KB 2800H ?2BFFH 6 RAM 1KB 2C00H ?2FFFH （地址位图） 译码允许 一次译码 A15 A14 A13 A12 A11 A10 A9?0 0 0 0 0 0 片1 的 A0 ?10 0 0 0 0 1 片2的A0?10 0 0 1 0 0 0 片3的A0?9 0 0 1 0 0 1 片4的A0?9 0 0 1 0 1 0 片5的A0?9 0 0