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基于QuartusII 的同步计数器设计 目录 一、软件及语言概述 二、实验设计 三、学习感悟 四、参考文献 . .可修编. . 一、软件及语言概述 1.1 软件介绍： Quartus II 是 Altera 公司在 21 世纪初推出的 FPGA/CPLD 开发环境，是 Altera 前一代 FPGA/CPLD 集成开发环境 MAX+PLUS II 的更新换代产品，其优点是功能强 大、界面友好、使用便捷。它支持原理图、VHDL 、VerilogHDL 以及 AHDL 等多种 设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置 的完整 PLD 设计流程。Quartus II 支持 Altera 的 IP 内核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了 设计速度。此外，Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 的相结合， 可以方便的实现各种 DSP 应用系统；支持 Altera 的片上可编程系统开发，集系统 设计、嵌入式软件开发。可编程逻辑设计于一体，是一个综合性的开发平台。 Quartus II 有严格的设计流程，分为设计输入与约束、分析和综合、布局布线、 仿真及编程与配置等。本次仿真设计所用到的版本为 Quartus II 9.0 ，其用户界面 如下图所示： . .可修编. . 1.2 Verilog HDL 语言概述: Verilog HDL 即 Verilog 硬件描述语言，它主要应用于数字电路和系统设计、数 字电路和系统仿真等，即利用计算机和相关软件对用 Verilog HDL 等硬件语言建 模的复杂数字逻辑电路设计进行仿真验证，再利用综合软件将设计的数字电路自 动综合，以得到符合功能需求并且在相应的硬件电路结构上可以映射实现的数字 逻辑网表，然后布局布线，根据网表和选定的实现器件工艺特性自动生成具体电 路，同时软件生成选定器件的延时模型，经过仿真验证确定无误后写入器件中， 最终实现电路设计。Verilog HDL 语言不仅定义了语法而且对每个语法结构都定义 了清晰的模拟、仿真语义。因此用这种语言编写的模型能够使用 Verilog 仿真器 进行验证。语言从 C 编程语言中继承了多种操作符和结构。Verilog HDL 提供了扩 展的建模能力其中许多扩展最初很难理解。但是 Verilog HDL 语言的核心子集非 常易于学习和使用这对大多数建模应用来说已经足够。当然完整的硬件描述语言 足以对从最复杂的芯片到完整的电子系统进行描述。 . .可修编. . 二、实验设计 计数器的逻辑功能是用于记录时钟脉冲的具体个数。通常计数器最多能记忆 时钟的最大数目m 称为计数器的模2，即计数器的X 围 0 到m-1或m-1 到0. 其基本原理就是将几个触发器按照一定的顺序连接起来，然后根据触发器的组合 状态，按照一定的技术规律随着时钟的变化来记忆时钟脉冲的个数。 计数器按照不同的分类方法可分为不同的类型，按照计数器中各个触发器时 钟脉冲输入方式的不同分为同步计数器和异步计数器。 其中，同步计数器是指构成计数器的各个触发器的状态只在同一时钟信号的 触发下才会发生变化的计数器。在这里，我主要以同步4 位二进制计数器为设计 对象。 2.1 状态表 CLK R S EN 工作状态 X 1 X X 置零 ↑ 0 1 X