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静态时序分析 2 报告概要 时序分析概述 时序分析中的基本概念 常用工具简介 第1页/共56页 3 概念+市场研究 结构说明和RTL编码 RTL模拟 逻辑综合、优化、扫描插入 形式验证（RTL和门级） 布局前STA 时序正确 布局、CT插入和全局布线 转换时钟树到DC 形式验证 （扫描插入的网表 与CT插入的网表） 布局后STA 详细布线 时序正确 布线后STA 时序正确 结束 是 是 是 否 否 否 第2页/共56页 4 1.结构及电学特性规范 中的RTL编码 3.为包含存储单元的设计插入DFT memory BIST 4.为验证设计功能，进行详尽的动态仿真 5.设计环境设置，包括将使用的工艺库和其他环境属性 6.使用DC对具有扫描插入（和可选JTAG）的设计进行约束和综合设计 7.使用DC的内建静态时序分析机进行模块级的静态时序分析 8.设计的形式验证，使用Formality将RTL和综合后的网表进行对比 9.使用PT进行整个设计布局前的静态时序分析 10.对布局工具进行时序约束前的前标注 11.具有时序驱动单元布局、时钟树插入和全局布线的初始布局划分 12.将时钟树转换到驻留在ＤＣ中的原始设计 第3页/共56页 5 13.在DC中进行设计的布局优化 14.使用Formality在综合网表和时钟树插入的网表之间进行进行形式验证 15.在全局布线后（11步） 16.从全局布线得到的估计时间数据反标注到PT 17.使用全局布线后提取的估计延时数据在PT中进行静态时序分析 18.设计的详细布局 19.提取来自详细布局设计的实际时间延迟 20.实际提取时间数据反标注到PT 21.使用PT进行布局后的静态时序分析 22.布局后的门级功能仿真（如果需要的话） 23.在LVS和DRC验证之后交货 第4页/共56页 6 时序分析概述 与时序相关的流程 Design Entry Synthesis Timing Place Timing Route Timing 动态时序仿真 静态时序分析 形式验证 第5页/共56页 7 动态时序仿真与静态时序分析 动态仿真是时序针对给定的仿真输入信号波形，模拟设计在器件实际工作时的功能和延时情况，给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标，如最高时钟频率等。 静态时序分析则是通过分析每个时序路径的延时，计算出设计的各项时序性能指标，如最高时钟频率、建立保持时间等，发现时序违规。它仅仅聚焦于时序性能的分析，并不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。 第6页/共56页 8 静态时序分析-Static Timing Analysis STA是一种验证方法 STA的前提是同步逻辑设计 STA是使用工具通过路径计算延迟的综合，并比较相对预定义时钟的延迟 STA仅关注时序间的相对关系而不是评估逻辑功能 无需用向量去激活某个路径，而是对所有的时序路径进行错误分析，能处理百万门级的设计，分析速度比时序仿真工具快几个数量级，在同步逻辑情况下，可以达到100%的时序路径覆盖 STA的目的是找出隐藏的时序问题，根据时序分析结果优化逻辑或约束条件，使设计达到时序闭合（timing closure） 第7页/共56页 9 STA的作用 确定芯片最高工作频率 通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率 检查时序约束是否满足 可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足时序要求 分析时钟质量 时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响 第8页/共56页 10 STA的过程 STA分三步走： 1、将设计打散成一个一个的timing path 2、计算每条path的延迟 3、检验延迟是否满足设计约束的要求。 第9页/共56页 11 时序分析基本概念 建立时间（setup time） 保持时间（hold time ） 时钟到输出延迟（clock to output time） 时钟偏斜（clock skew） 时钟抖动（jitter） 第10页/共56页 12 建立时间tSU（setup time） 触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿 （假设上升沿有效）T时间到达芯片，这个T就是建立时间Setup time. 如不满足s