原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(
clk40M: in std_logic;
clk1hz,clk1000hz: out std_logic
);
end fenpin;
architecture one of fenpin is
signal a: integer range 0 to 19999 :=0;
signal clk1000,clk1: std_logic;
begin
process(clk40M)
begin
if rising_edge(clk40M) then
if a=19999 then
clk1000=not clk1000; a=0;
else a=a+1;
end if ; end if;
end process;
clk1000hz=clk1000;
process(clk1000)
variable a1: integer range 0 to 499 :=0;
begin
if rising_edge(clk1000) then
if a1=499 then clk1=not clk1;a1:=0;
else a1:=a1+1;
end if;end if;
end process;
clk1hz=clk1;
end one;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port(
clk1hz: in std_logic;
mg,ms: buffer std_logic_vector(3 downto 0)
);
end cnt10;
architecture two of cnt10 is
signal jw: std_logic;
signal mg1,ms1,mg2,ms2: std_logic_vector(3 downto 0);
signal q1,q2,q3,q4,q5,q6: std_logic_vector(3 downto 0):=0000;
begin
process(clk1hz)
begin
q5=q3;
if q5=0000 then q5=0001 ;q1=0000;
elsif rising_edge(clk1hz) then
if q1=1001 then jw=1;q1=0000;
else q1=q1+1;jw=0;
end if;
end if;
end process;
mg1=q1;
process(jw)
begin
q6=q4;
if q6=0000 then q6=0001 ;q2=0000;
elsif rising_edge(jw)
then q2=q2+1;
end
文档评论（0）