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FPGA多多位位加加法法器器的的原原理理图图设设计计 实验⼆多位加法器的原理图设计 ⼀、实验⽬的 ①进⼀步掌握Qurtus II原理图输⼊法的编辑、编译 （综合）、仿 和编程下载的操作过程。 ②掌握⽤原理图输⼊法设计4位加法器电路的⽅法，并通过电路仿 和硬件验证，进⼀步了解4位加法器的功能。 ③在Quartus II软件中，掌握⽤原理图进⾏顶层设计的⽅法。 ⼆、实验原理 4位加法器的元件符号如图2.1所⽰，其中[A3..0]和[B3..0]是加法器的两个4位⼆进制数加数输⼊端，CIN是低位进位输⼊ 端，SUM[3..0]是加数之和输出端，COUT是向⾼位进位的输出端。 图2.1 4位加法器元件符号 三、实验设备 ①EDA实训仪1台。 ②计算机1台 （装有QuartusⅡ软件）。 四、实验内容 在QuartusⅡ软件中，将实验⼀中的1位全加器电路⽣成1个元件符号，然后新建⼀个4位加法器的⼯程，利⽤⽣成的1位全加器元 件，⽤原理图的⽅法设计出4位的加法器电路，然后进⾏编辑、编译 （综合）、仿 ，引脚的锁定，并下载到EDA实训仪中进 ⾏验证。 注：⽤EDA实训仪上的拨动开关S3~S0作为加数A ，S7~S4作为加数B，S8作为低位进位输⼊端CIN，⽤数码管SEG0作为和输 出端SUM[3..0]，⽤发光⼆极管 0作为进位输出端COUT。 五、实验预