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- 2022-06-16 发布于辽宁
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YOUR Verilog HDL数字设计与综合（第二版）练习题08解答
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1．定义一个输出为32位的函数，其功能是计算一个4位数的阶乘。设计激励模块对
这个函数进行调用，并且检查功能的正确性。
答：代码 测试激励和仿真输出如下
function [31:0] factorial;
input [3:0] data;
reg [3:0] i;
begin
factorial=1;
for(i=data;i0;i=i-
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