高速电路设计中时序计算方法与应用实例.docxVIP

图 2 源同步系统拓扑图 高速电路设计中时序计算方法与应用实例 1 满足接收端芯片的建立，保持时间的必要性 在高速数字电路设计中， 由于趋肤效应、 临近干扰、电流高速变化等因素， 设计者不能 单纯地从数字电路的角度来审查自己的产品， 而要把信号看作不稳定的模拟信号。 采用频谱 分析仪对信号分析，可以发现，信号的高频谱线主要来自于信号的变化沿而不是信号频率。 例如一个 1MHz 的信号，虽然时钟周期为 1 微秒，但是如果其变化沿上升或下降时间为纳秒 级， 则在频谱仪上可以观察到频率高达数百兆赫兹的谱线。 因此， 电路设计者应该更加关注 信号的边沿，因为边沿往往也就是信号频谱最高、最容易受到干扰的地方。 在同步设计中，数据的读取需要基于时钟采样，根据以上分析，为了得到稳定的数据， 时钟的采样点应该远离数据的变化沿。 图 1 是利用时钟 CLK 的上升沿采样数据 DATA 的示例。 DATA 发生变化后，需要等待至少 Setup 时间(建立时间)才能被采样，而采样之后，至少Hold 时间(保持时间)之内DATA 不能发生变化。 因此可以看出， 器件的建立时间和保持时间的要求， 正是为了保证时钟的采 样点远离数据的变化沿。 如果在芯片的输入端不能满足这些要求， 那么芯片内部的逻辑将处 于非稳态，功能出现异常。 图 1 信号采样示例 (式 2) 2 时序分析中的关键参数 为了进行时序分析，需要从 datasheet (芯片手册)中提取以下关键参数： ●Freq：时钟频率，该参数取决于对芯片工作速率的要求。 ●Tcycle：时钟周期，根据时钟频率 Freq 的倒数求得。 Tcycle=1/Freq. ●Tco：时钟到数据输出的延时。上文提到，输入数据需要采用时钟采样，而输出数据 同样也需要参考时钟，不过一般而言，相比时钟，输出的数据需要在芯片内延迟一段时间， 这个时间就称为 Tco.该参数取决于芯片制造工艺。 ●Tsetup (min)：最小输入建立时间要求。 ●Thold (min)：最小输入保持时间要求。 除以上五个参数外，时序分析中还需要如下经验参数： ●Vsig：信号传输速度。信号在电路上传输，传输速度约为 6 英寸/纳秒。 时序计算的目标是得到以下两个参数之间的关系： ●Tflight-data：数据信号在电路板上的走线延时。 ●Tflight-clk：时钟信号在电路板上的走线延时。 以上参数是进行时序分析的关键参数，对于普通的时序分析已经足够。 源同步系统的时序计算 源同步系统指数据和时钟是由同一个器件驱动发出的情况，下图是常见的源同步系统拓 扑结构： 该系统的特点是， 时钟和数据均由发送端器件发出， 在接收端， 利用接收到的时钟信号 CLK 采样输入数据信号DATA. 源同步系统的时序计算公式为： TCO (max) + (Tflight-data - Tflight-clk) MAX + Tsetup (min) Thold (min) 时序计算的最终目标是获得 Tflight-data - T flight-clk 的允许区间， 再基于该区间， 通过 Vsig 参数，推算出时钟信号和数据信号的走线长度关系。 4 SPI4.2 接口时序分析 SPI4.2 (System Packet Interface Level4， Phase 2)接口是国际组织 OIF 制定的针 对 OC192 (10Gbps)速率的接口。目前广泛应用在高速芯片上，作为物理层芯片和链路层芯 片之间的接口。 SPI4.2 的接口定义如下： SPI4.2 接口信号按照收、发方向分为两组，如图3 中，以 T 开头的发送信号组和以R 开头的接收信号组。 每组又分为两类，以发送信号组为例，有数据类和状态类，其中数据类 包含 TDCLK、TDAT[15：0]，TCTL，状态类包含 TSCLK，TSTAT[1：0]. 图 3 SPI4.2 接口信号 其中， 状态类信号是单端 LVTTL 信号， 接收端利用 TSCLK 的上升沿对 TSTAT[1：0]采样， 方向为从物理层芯片发往链路层芯片；数据类信号是差分LVDS 信号，接收端利用TDCLK 的 上升沿与下降沿对 TDAT[15：0]和 TCTL 采样，即一个时钟周期进行两次采样，方向为从链 路层芯片发往物理层芯片。 由于接收信号组与发送信号组的时序分析类似，因此本文仅对发送信号组进行时序分 析。 在本设计中， 采用 Vitesee 公司的 VSC9128 作为链路层芯片， VSC7323 作为物理层芯片， 以下参数分别从这两个芯片的 Datasheet 中提取出来。 ●状态类信号的时序分析 对状态类信号，信号的流向是从物理层芯片发送到链路层芯片。 第一步，确定信号工作频率，对状态类信号，本设计设定其工作