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会计学 1 清华大学数电触发器 2 第二节 SR锁存器(Set-Reset Latch) 一.电路组成： 用与非门和或非门均可构成，这里介绍与非门构成的电路。 二. 状态和输入信号 触发器的状态： 用Q端的值表示。Q=1,Q´=0为1状态，反之为0状态。 原状态：观察的时刻的状态（输入信号没改变）。记为Q( Qn ) 。 新状态：输入信号变化后出现的状态。记为Q* (Qn+1 ) .也称次态。 在分析电路原理时，要把原状态作为已知条件，即把Q 作为输入变量。 第1页/共34页 3 SD:Set(Direct)，置1端。 RD:Reset(Direct)，置0端。 高电平有效 非号和输入端的园圈均表示低电平有效 输入信号 第2页/共34页 4 三.工作原理 1 0 0 1 不论原状态如何，都有: －－置0 1 若：Q=0,则Q*=0 若：Q=1,则Q*=1 －－置1 －－保持 1 当两门tPD相同时，将产生振荡； 当两门tPD相异时，新状态和延迟时间有关。 －－不定 从输入信号变化起，经2tPD电路稳定。 电路有正反馈。 0 1 1 注意：若 SD’ 和 RD’同时由0变为1： SD’=1, RD’=0 SD’=0, RD’=1 Q*=1 (略去Q’端) SD’=1, RD’=1 SD’=0, RD’=0 Q和Q’的次态都为1； 不论原状态如何 这也是“不定”的原因 显然SD’, RD’分别为置1和置0端，且0有效。 第3页/共34页 5 四.动作特点 直接控制：输入信号0有效；且直接控制输出端Q和Q’ 的状态。 工作波形： R’D S’D Q Q’ 第4页/共34页 6 用或非门构成的SR锁存器也可用右表描述（表5.2.1）。 五.逻辑功能的描述（见5.6节） 1.特性表（表5.2.2) 保持 置1 清0 不定 2.特性方程（见5.6节） 只需将表中的SD’和RD’看作是该触发器输入信号SD和RD的反变量即可。同时将表中的 1①改为 0① ，同时修改注释。 ① Q’也为1 ;SD’ RD’0状态同时消失后状态不定。 （约束条件） 第5页/共34页 7 3.状态转换图（参考5.6节） 简称：状态图 1 0 SD’=0 RD’=1 SD’=1 RD’=0 SD’=1RD’=X SD’=XRD’=1 第6页/共34页 8 第三节 电平触发的触发器 在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK,也可写为CP(Clock Pulse)。 G1和G2门构成SR锁存器。 用G3和G4两门引入时钟信号CLK。 一.电路结构和工作原理 1.电路结构 第7页/共34页 9 2.工作原理 CLK=0时： G3、G4门均输出1, SR锁存器处在保持状态；输入信号S、R变化对状态无影响。 CLK=1时： G3、G4门打开,此时电路就是一个SR锁存器，只需把输入信号S、R分别看作： S = (SD’)’, R = (RD’) ’ ;注意，输入信号已无下标D。 按上述规定，该触发器也满足SR锁存器的特性表、特性方程和状态图。显然S和R都是1有效的。 一定要注意，只有CLK=1时，才能按特性表、特性方程求新状态。 第8页/共34页 10 3.特性表、特性方程、波形图 二.动作特点 逻辑功能特点 有约束－－SR=0。 时钟1有效， CLK=0时保持的是时钟下降沿前的状态；在CLK=1期间，S,R的变化都将引起Q端状态的变化。因此易受干扰。 ①Q’ 也为1；CLK回到低电平后状态不定； 见5.6节 请记录 第9页/共34页 11 三.异步置位、复位端（制成集成电路后增加的附加输入端） SD’异步置位端、 RD’异步复位端。只在时钟为0时有效，且低电平有效，但不能同时有效，正常工作时应为1。 第10页/共34页 12 四.D触发器（D锁存器） Q*= D 为了便于存储一位二进制数，要求触发器只有一个输入端。 其动作特点与电平触发的SR触发器相同。 D 显然其特性方程为： 用CMOS传输门构成的电平触发器（图5.3.5)留到5.5节介绍。 回21页 如果要求一个时钟周期里触发器的状态只改变一次，则可使用脉冲触发的触发器。 第11页/共34页 13 一. SR触发器 1.工作原理 用两个电平触发的SR触发器连成主从结构。因此，该电路应具有SRFF的逻辑功能。 CLK=1 时： 主触发器保持，此时可改变输入信号S,R； 从触发器工作，且Q= Qm 主触发器工作， 从触发器保持。保持CLK=0时得到的