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256级灰度LED点阵屏显示原理及基于FPGA的电路设计 很好  256级灰度LED点阵屏显示原理及基于  FPGA的电路设计  公布: 2022-10-25 17:15 | : 郑州防空兵学院电子教研室魏银库陈建| 来源: 电子设计应用| 查  看: 10次   很好  同步脉冲,一个脉冲对应一位数据,8个脉冲对应一个像素点的8位数据输入。H信号为行同步脉冲,一行数据输入完毕,H信号有效一次。V为帧同步脉冲,一帧(16行)数据输入完毕,V信号有效一次。上述信号均为  前级系统供应的信号。  FPGA外部接有两组高速静态RAM(图中未画出),DRA1~8、DGA1~8为A组RAM的红、绿数据线,DRB1~8、DGB1~8为B组RAM的红、绿数据线;/WRA、/RDA为A组的读、写掌握信号,/WRB、/RDB为B组的读、写掌握信号;AA0~16为A组的地址线,AB0~16为B组的地址线。使用两组RAM的目的是保证对RAM的读写操作能同时进展。当写RAM(A)时,读RAM(B);当写RAM(B)时,读RAM(A)。二者的写/读切换由帧信号V控  制。V每有效一次,就进展一次切换。  Cpin为前级系统供应的写脉冲,同时亦作为写地址生成电路的计数脉冲,计数地址范围为A0~A16, 共128K 字节, 其中A0~A2为灰度位数据地址(打算访问8位的哪一位)。A3~A12为X方向的像素地址,A13~A16为Y 方向的像素地址,即行地址。H信号到来时,清零A0~A12,同时A13~A16地址加1。V信号到来时,A0~A12及  A13~A16全部清零。上述地址作为RAM的写地址。  CLK为读地址生成电路计数脉冲(外电路供应),计数地址范围亦为A0~A16, 共128K字节, 其中A0~A9为X 方向的像素地址,A10~A13为Y方向的像素地址,即行地址。A14~A16为灰度位数据地址。上述地址作为RAM的读地址,这些地址的变化规律应符合“19场原理”对地址要求的变化规律,即：A0~A9计满后清零,产生一个行信号即LE信号。LE信号作为A10~A13的计数脉冲,A10~A13计满后清零,产生一个场信号。场信号作为A14~A16的计数脉冲。不过,A14~A16并不是一简洁的二进制计数,其规律如表5所示。为了能正确地读取写到RAM中的数据,生成的读地址应按表6所示的方法与RAM连接。  读写掌握电路的作用是向两组RAM供应读写掌握信号,规律关系如表7所示。数据输入/输出电路的作用是  切换数据的传输方向,如表8所示。  帧切换电路的作用是产生上述电路所需要的切换信号S。实现的方法是,帧同步脉冲V每有效一次,S的规律状态翻转一次。帧切换电路保证了两组RAM随V信号不断进展读写转换。  灰度信号生成电路产生被控对象需要的EA信号,它随读地址A14、A15、A16的状态而变化。规律关系如表  9所示。  依据帧周期Tp=20ms,一帧=19场原理,可得如下计算结果：场周期Tv=Tp/19=1.05ms; 行周期  T=Tv/16=66ms; 输出移位脉冲周期Tcp=T/1024=64ns;输出移位脉冲频率fcp=1/Tcp=15.6M Hz。CLK信号频率fclk=fcp=15.6M Hz; 实际应用时,选取CLK时钟信号频率为16M Hz。  在M AX PLUSII10.0环境下,使用图形和硬件描述语言完成了以上电路的设计。  FPGA选型及仿真结果  由图1可知,FPGA必需供应113个I/O引脚,内部资源、工作频率须满意电路设计要求。采纳Altera公司的ACEX1K系列EP1K10QC208-3芯片,该FPGA芯片速度高、价位低、有114个I/O引脚,576个规律宏单元,可兼容输入输出电路的TTL电平。仿真结果报告: 引脚利用率达99%,内部规律单元利用率达85%,到达   了充分利用资源、提高性价比的目的。■