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实验四 十六进制 7 段数码显示器的设计 一、实验目的 1、进一步熟悉利用 QuartusⅡ完成 Verilog硬件设计的流程； 2、掌握 case语句的使用。 3、深入了解十六进制 7 段数码显示器的设计方法、硬件性能和实现方法。 二、实验环境 1、硬件：PC 机、GW48-PK2 实验箱 2、软件：Quartus 三、实验原理 输入码 II 9.0 十六进制 7 段数码显示器真值表输出码 代表数据 0000 0111111 0 0001 0000110 1 0010 1011011 2 0011 1001111 3 0100 1100110 4 0101 1101101 5 0110 1111101 6 0111 0000111 7 1000 1111111 8 1001 1101111 9 1010 1110111 A 1011 1111100 B 1100 0111001 C 1101 1011110 D 1110 1111001 E 1111 1110001 F 7 段数码管是纯组合电路。输入为 4 位码，输出的 7 位控制 7 段共阴数码管的 7 个段，高位在左，低位在右。7 段数码管图如下图所示。例如，当输出为“1101101”时，数码管的7 个段 g、f、e、d、c、b、a 分别接着 1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。 四、实验任务 完成十六进制 7 段数码显示器的设计、编辑、仿真和硬件实现。1、在硬盘上新建一个文件夹用来保存该实验的所有文件。 2、启动软件，新建工程。 3、新建一个 Veriolog HDL文件。 4、在第 3 步新建的文件中编写程序。 5、全程编译前约束项目的设置。 6、全程编译。 7、新建波形编辑器，验证仿真结果。 5、RTL 图观察器应用。 6、引脚锁定：选择模式 6，锁定引脚，再一次编译。 7、编程下载：硬件测试观察结果。四、实验结果及总结