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【Word版本下载可任意编辑】 PAGE 1 - / NUMPAGES 1 FPGA的DCM时钟管理单元概述  看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时钟管理单元。 1、DCM概述  DCM内部是DLL（Delay Lock Loop构造，对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移），可以从0变到255。所以我们可以假设内部构造里从输入引脚clkin到输出引脚clk_1x之间应该有256根延时线（实际上，由于对不同频率的时钟都可以从0变到255，延时线的真正数目应该比这个大得多）。DCM总会把输入时钟clkin和反应时钟CLKFB相比较，如果它们的延时差不等于所设置的PHASESHIFT，DCM就会改变在clkin和clk_1x之间的延时线数目，直到相等为止，输出和输入形成闭环，动态调整到设定值再退出。这个从不等到相等所花的时间，就是输出时钟锁定的时间，相等以后，lock_flag标识才会升高。  当DCM发现clkin和clkfb位相差不等于PHASESHIFT的时候，就去调节clk_1x和clkin之间延时，所以如果clk_1x和clkfb不相关的话，那就永远也不能锁定了。  图一、DCM和BUFG配合使用示意图 2、