《EDA技术及应用》朱正伟-三四五章部分课后题答案要点.docxVIP

第三章 3-5设计一个4选1多路选择器，入选择输入信号分别取“00”、“01”、“10”和“11”时，输出信号分别与一路输入信号相连。 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYMAX4_1IS PORT(A,B,C,D,S1,S2:INSTD_LOGIC; :OUTSTD_LOGIC); ENDENTITYMAX4_1; ARCHITECTUREHF1OFMAX4_1IS SIGNALSS:STD_LOGIC_VECTOR(0TO1); BEGIN SS=S2S1; PROCESS(SS) BEGIN CASESSIS WHEN00=Y=A; WHEN01=Y=B; WHEN10=Y=C; WHEN11=Y=D; WHENOTHERS=NULL; ENDCASE; ENDPROCESS; ENDHF1; 3-6设计一个7人表决电路，参加表决者7人，同意为1，不同意为 0，同意者过半则表决经过，绿指示灯亮；表决不经过则红指示灯亮。 设计思路：根据7人表决电路设计要求，7人中起码有4个经过才能够表决经过，故能够在程序中设置一个变量TEMP，使其在表决电路中遇1则加1，遇0则加0（设计中1表示经过，0表示不经过）。当TEMP=4时，表示表决经过，当TEMP4时表决不经过。 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYVOTE7IS PORT(MEN:INSTD_LOGIC_VECTOR(6DOWNTO0); OUTPUT:OUTBIT); ENDVOTE7; ARCHITECTUREBEHAVEOFVOTE7IS BEGIN PROCESS(MEN) VARIABLETEMP:INTEGERRANGE0TO7; BEGIN TEMP:=0; FORIIN0TO6LOOP IF(MEN(I)=1)THEN TEMP:=TEMP+1; ELSE TEMP:=TEMP; ENDIF; ENDLOOP; CASETEMPIS WHEN0TO3=OUTPUT=0; WHEN4TO7=OUTPUT=1; ENDCASE; ENDPROCESS; ENDBEHAVE; 第四章 4-6试写出4选1多路选择器VHDL描绘。选择控制信号为S1和S0,输入信号为A，B，C，D，输出信号为Y。 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYMUX41AIS PORT(A,B,C,D,S0,S1:INSTD_LOGIC;--输入信号 Y:OUTSTD_LOGIC);--输出信号 ENDENTITYMUX41A; ARCHITECTUREONEOFMUX41AIS SIGNALS:STD_LOGIC_VECTOR(1DOWNTO0); BEGIN S=S0S1;--并置操作，获得二维矢量数据种类 PROCESS(S0,S1,A,B,C,D)--敏感信号 BEGIN CASESIS WHEN00=Y=A; WHEN01=Y=B; WHEN10=Y=C; WHEN11=Y=D; WHENOTHERS=NULL; ENDCASE; ENDPROCESS;  --其余情况为空值 --CASE语句结束 --PROCESS进度语句结束 ENDARCHITECTUREONE; 4-7使给出1位全减器的VHDL描绘,要求:首先设计1位半减器,然后用例化语句将它们连结起来。设X为被减数，Y为减数，SUB_IN是借位输入，DIFF是输出差,SUB_OUT是借位输出。 (1.1)：实现1位半减器H_SUBER(DIFF=X-Y；S_OUT=1,XY) LIBRARYIEEE;--半减器描绘(1):布尔方程描绘方法 USEIEEE.STD_LOGIC_1164.ALL; ENTITYH_SUBERIS PORT(X,Y:INSTD_LOGIC; DIFF,S_OUT:OUTSTD_LOGIC); ENDENTITYH_SUBER; ARCHITECTUREHS1OFH_SUBERIS BEGIN DIFF=XXOR(NOTY); S_OUT=(NOTX)ANDY; ENDARCHITECTUREHS1; --解(1.2)：采用例化实现图4-20的1位全减器 LIBRARYIEEE;--1位二进制全减器顺层设计描绘 USEIEEE.STD_LOGIC_1164.ALL; ENTITYF_SUBERIS PORT(XIN,YIN,SUB_IN:INSTD_LOGIC; SUB_OUT,DIFF_OUT:OUTSTD_LOGIC); ENDENTITYF_SUBER; AR