组成原理课程设计.docx

《计算机组成原理》 课 程 设 计 报 告 设计题目： 模型计算机控制器的设计 1 1 模型计算机控制器的设计 本课程设计以设计一个模型计算机的控制器（CU）为目标，通过课程设计，进一步加深对中央处理器的结构和功能的理解，掌握控制器的设计方法和步骤，为今后从事计算机系统设计打下初步 的基础。 设计要求 功能指标和要求 支持一个规模较小、但功能相对完整的RISC 指令系统，指令条数不超过 32 条； 采用I/O 端口独立编址方式； 系统总线由CPU 总线延伸形成，总线周期固定； 不支持中断及DMA 功能； 采用组合逻辑控制方式； 忽略复位电路、时钟电路和时序电路的设计，但需说明对时序信号的要求。 性能指标要求 CPU 字长 8 位，数据总线 8 位； 地址总线 8 位，最大寻址空间为 256 字节； I/O 采用独立编址方式，4 位地址码，最大支持 16 个 I/O 端口； 时钟频率 1MHz 左右，机器周期为 3-4 个时钟周期； CPU 输出与外部读写控制的控制信号有/MR、/MW、/IOR、/IOW。 课程设计要求 根据课程设计指导，完成模型机控制的设计，并提交课程设计报告。 时间安排 理解模型机的逻辑结构、数据通路以及指令系统和格式：1 天 数据通路设计及分析：1 天 指令执行流程设计：1 天 微操作的节拍安排与设计：1 天 微操作命令逻辑表达式：1 天 CPU 逻辑结构设计 CPU 逻辑结构的组成 运算器 ALU 具有 8 种算术/逻辑运算功能，其运算功能由三位编码I2I1I0 选择；ALU 除了 2 个数据输入端R、S 和数据输出端Y 外，另有一个最低位进位输入信号 C0，以及 4 个状态输入：进位输出 C、结果零Z、运算溢出V 和符号位S。 ALU 输出移位器具有直通、左移一位和右移一位的功能，由两位编码I4I3 选择； ALU 数据输入端有A 和B 两个数据锁存器，指令不可访问； 标志寄存器FLAG，4 位，与数据总线的低 4 位连接，能独立置位或清零； 5）4 个通用数据寄存器R0～R3； 堆栈指针SP（8 位）； 数据缓冲寄存器DR，指令不可访问； 地址寄存器AR（8 位），指令不可访问。 控制器 程序计数器PC（8 位），具有加 1 的功能； 指令寄存器IR（8 位）； 微操作控制信号发生器，采用组合逻辑控制方式； 时钟和时序信号发生器（不需设计）。 CPU 的逻辑结构及数据通路结构 图 2-1 CPU 逻辑结构及数据通路结构图 在模型计算机的 CPU 中设置了一个特殊的零寄存器 ZERO，该寄存器的值恒为0。各寄存器的编码（地址）见表 2-1。 2 PAGE PAGE 10 表 2-1 寄存器 寄存器编码表 编码 R0 0000 R1 0001 R2 0010 R3 0011 DR 0100 AR 0101 SP 0110 FLAG 0111 ZERO 1000 A 1001 B 1010 PC 1011 IR 1100 指令系统设计 指令字长和寻址方式设计 指令字长以单字长为主，少数指令为双字长； 指令操作码字段长度可变； 数据寻址支持立即寻址、寄存器直接寻址和寄存器间接寻址三种方式； 只有取数（LDA）和存数（STO）两条指令可以访问主存。 指令系统设计 在以下指令定义中，dR、sR 表示通用数据寄存器组 R0～R3（编号 00～11）中的一个，data 表示 8 位立即数，addr 表示 8 位无符号地址，port 表示 4 位 I/O 端口地址。 数据传送类指令（8 条） MOV MOV dR, dR, data sR ；dR ← data ；dR ← (sR) LAD dR, [sR] ；dR ← ((sR)) STO [dR], sR ；(dR) ← (sR) PUSH sR ；SP ← (sR)，SP ← SP+1 POP dR ；SP ←(SP)–1，dR ← (SP) CLC ；Cy ← 0 STC ；Cy ← 1 算术运算类指令（6 条） ADD dR, sR ；dR ← (dR) + (sR) SUB dR, sR ；dR ← (dR) – (sR) ADC dR, sR ；dR ← (dR) + (sR) + Cy SBC dR, sR ；dR ← (dR) – (sR) – Cy INC dR ；dR ← (dR) + 1 DEC dR ；dR ← (dR) – 1 逻辑运算类指令（8 条） AND dR, sR ；dR ← (dR) ∨ (sR) OR dR, sR ；dR ← (dR) ∧ (sR) XOR dR, sR ；dR ← (dR)⊕(sR) NOT dR ；dR ← ~(dR) SL dR ；dR ← dR 1 , Cy ← D7（逻辑左移