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2022年先进封装行业发展现状及前景分析 1. 先进封装是延续摩尔定律的最有效途径 摩尔定律已经失效。从半导体制程进入 10nm 以来，摩尔定律已经失效，即芯片迭 代不再满足“集成电路芯片上所集成的晶体管数目，每隔 18 个月就翻一番；微处理 器的性能每隔 18 个月提高一倍，而价格下降一倍”。摩尔定律的失效包括三个方面： 单位面积的晶体管数目、处理器性能、芯片价格。从晶体管尺寸的演进来看，摩尔 定律要求每 18 个月晶体管密度翻倍，等效于单个晶体管尺寸缩小到 0.7 倍（√0.5）。 各家圆晶厂宣布量产的制程时间节点，从 10nm 开始便出现了摩尔定律失效，无法 满足每 18 个月将制程精细到 0.7 倍。从处理器性能的演进来看，摩尔定律要求每 18 个月处理器性能翻倍，等效于每年性能提升 33%（假设性能为线性提升）。但根据历 年来华为海思 Kirin 芯片和苹果 A 系列芯片的跑分情况，可以明确发现二者的性能 年复合增长率显著低于 33%，分别为 20.6%（海思 Kirin 芯片）、18.4%（苹果 A 芯片）。摩尔定律在性能提升上失效。从芯片价格的演进来看，这里主要指单个晶体管 成本（cost per transistor）,由于摩尔定律要求每 18 个月芯片价格下降一倍（晶体管 尺寸变小、数量不变，SoC 面积缩小一半，故芯片成本下降一倍），即单个晶体管的 成本下降到原来的 0.7 倍（√0.5）。从图 3 单位晶体管成本随制程演进的变化趋势来 看，在 28nm 以前，每段制程的变化，都以 0.7 倍的速度降低；在 28nm 以后，该趋 势反转，随着制程的提升，单位晶体管成本反而轻微上升，摩尔定律在成本降低上 失效。 图：海思 Kirin 和苹果 A 系列各代芯片 Geekbench 多核跑分趋势 先进封装是“More than Moore”的最有效途径。先进封装是对应于先进晶圆制程而 衍生出来的概念，一般指将不同系统集成到同一封装内以实现更高效系统效率的封 装技术。换言之，只要该封装技术能够实现芯片整体性能（包括传输速度、运算速 度等）的提升，就可以视为是先进封装。 传统的封装是将各个芯片单独封装好，再将这些单独的封装芯片装配到 PCB 主板上 构成完整的系统，芯片间的信息交换属于 PCB 级的互连（interconnect），又称板级 互连；或者将不同的芯片贴装到同一个封装基板 Substrate 上，再完成系统级的封装， 芯片间的通讯属于 Substrate 级的互连。这两种形式的封装互连技术，芯片间的信息 传输需要通过 PCB 或 Substrate 布线完成。理论上，芯片间的信息传输距离越长， 信息传递越慢，芯片组系统的性能就越低。因此，同一芯片水平下，PCB 级互连的 整体性能比 Substrate 级互连的性能弱。 在摩尔定律失效之前，芯片系统性能的提升可以完全依赖于芯片本身制程提升 （制程提升使得芯片集成晶体管数量提升）。但随着摩尔定律失效，芯片制程提升速 度大大放缓，芯片系统性能的提升只能通过不断优化各个芯片间的信息传输效率， 晶圆 Wafer 级封装互连技术的价值凸显。 Wafer 级的封装互连技术，将不同的 SoC 集成在 TSV（硅通孔技术：Through silicon via）内插板（interposer）上。Interposer 本身材料为硅，与 SoC 的衬底硅片相 同，通过 TSV 技术以及再布线（RDL）技术，实现不同 SoC 之间的信息交换。换言 之，SoC 之间的信息传输是通过 Interposer 完成。Interposer 再布线采用圆晶光刻工 艺，比 PCB 和 Substrate 布线更密集，线路距离更短，信息交换更快，因此可以实 现芯片组整体性能的提升。图 30 示例为 CoWoS 封装（Chip on Wafer on Substrate）,CPU/GPU die 与 Memory die 通过 interposer 实现互连，信息直接通过 interposer 上的 RDL 布线传输，不经过 Substrate 或 PCB，信息交换快，系统效率高。 在“后摩尔”时代，对于“more than Moore”的延续，先进封装是最有效的途径。 2. 高性能、2.5D/3D 封装趋势，显著提升 Underfill 和 TIM 等核心封装材料需求 对于 CoWoS 等 FCBGA 类型封装，Underfill 是芯片封装保障互连可靠性的核心角 色，TIM 是事关成品芯片散热的核心要塞。 在典型的 FCBGA 封装工艺中，底部填充剂 Underfill 初始为液态，通过点胶工艺， 利用毛细效应（Capillary effect），均匀充满硅芯片与封装基板焊接后形成的间隙，