第2章 可编程逻辑器件.pptVIP

2. 3 CPLD的基本结构与可编程原理 CPLD复杂可编程逻辑器件，是在20世纪80年代中期从PAL和GAL器件发展出来的器件，其结构与PAL和GAL器件基本相同，由可编程的与阵列、固定的或阵列、输入处理电路和输出处理电路组成。但是CPLD扩充了一个全局共享的可编程与阵列，把多个宏单元连接起来，并增加了I/O控制模块的数量和功能。 第29页，共82页，编辑于2022年，星期五 MAX7000S系列器件结构 主要包含五个主要部分： 逻辑阵列块LAB（Logic Array Blocks）、 宏单元（Macrocells）， 扩展乘积项EPT（Expander Product Term）、 可编程连线阵列PIA（Programmable Interconnect Array） I/O控制块IOC（I/O Control Blocks）， 第30页，共82页，编辑于2022年，星期五 CPLD整体结构 特点： 1）逻辑块大、功能强 2）逻辑块的数量少。 第31页，共82页，编辑于2022年，星期五 INPUT/GCLK1 INPUT/OE2/GCLKn INPUT/OE1 6~16个 I/O引脚 6~16个 I/O引脚 6~16个 I/O引脚 宏单元 1~16 宏单元 33~48 宏单元 17~32 宏单元 49~64 6~16个 I/O引脚 I/O 控制 块 I/O 控制 块 I/O 控制 块 I/O 控制 块 6~16 6~16 6~16 6~16 6~16 6~16 6~16 6~16 16 6~16 6~16 6~16 6~16 16 16 16 36 36 36 36 6 6 6 6 6个输出使能 6个输出使能 PIA INPUT/GCLKn LAB MAX7000S系列器件的内部结构 第32页，共82页，编辑于2022年，星期五 1．逻辑阵列块LAB（Logic Array Blocks） MAX7000S结构主要是有多个相互关联的逻辑阵列块LAB构成的，每个逻辑阵列块LAB都是由16个宏单元（Macrocells）阵列构成。多个逻辑阵列块LAB是通过可编程连线阵列PIA连接在一起的，而对于可编程连线阵列PIA，这个全局总线包括所有的专用输入、I/O引脚和宏单元的信号引线。 对于每个逻辑阵列块LAB都有如下的输入信号： 1）来自通用逻辑输入的PIA的36个信号。 2）用于寄存器辅助功能的全局控制信号。 3）用于I/O引脚到寄存器的直接输入通道。 第33页，共82页，编辑于2022年，星期五 2. 宏单元（Macrocells） 宏单元（Macrocell）是MAX7000S系列器件的具体逻辑单元，是由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块构成。其中逻辑阵列是实现组合逻辑的，每个逻辑阵列可以给每个宏单元提供五个乘积项；通过乘积项选择矩阵分配这些乘积项作为主要逻辑输入（如作为或门和异或门逻辑输入）以实现组合逻辑函数功能，或者是把这些乘积项作为宏单元中的寄存器的辅助输入（清零、置位、时钟和时钟的使能）。 第34页，共82页，编辑于2022年，星期五 乘积项 选择 矩阵 共享逻辑扩展项 16个扩展 项乘积项 36个PIA 信号线 逻辑阵列 并联逻辑扩展项 （来自其他宏单元） 全局 清除 全局 时钟 2 清除 选择 时钟/使 能选择 Ucc 到PIA 来自I/O引脚 快速输 入选择 可编程寄存器 寄存器 旁路 到I/O控制块 D PRN CLRN ENA MAX7000S系列器件的宏单元的结构 第35页，共82页，编辑于2022年，星期五 3. 扩展乘积项EPT（Expander Product Terms） 在MAX7000S结构中有两种扩展乘积项EPT类型，其一是共享扩展乘积项，其二是并联扩展乘积项。MAX7000S结构允许利用共享扩展乘积项或并联扩展乘积项作为附加的乘积项直接送到同一逻辑阵列块的任一宏单元中，这样就可以利用扩展乘积项实现单个宏单元不能是完成的复杂函数。 第36页，共82页，编辑于2022年，星期五 （1）共享扩展项（Shareable Expanders） 共享扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反向后反馈到逻辑阵列块中，每个逻辑阵列块LAB有16个共享扩展项。每个共享扩展项都可以被逻辑阵列块LAB内任何一个宏单元或全部宏单元使用和共享，以便实现复杂的逻辑函数功能。下图表示出共享扩展项是如何馈送到多个宏单元的。 第37页，共82页，编辑于2022年，星期五 乘积项 选择矩阵 宏单元乘 积项逻辑 16个共享 扩展项 36个PIA 信号线 宏单元乘 积项逻辑 利用共享扩展项实现多个