ASIC设计流程培训资料课件.ppt

．和生产厂商谈判进行初始版图设计的时间，需要 提交的材料等以便于生产厂商尽早对设计如何布 局布线有一个大致的了解，这样对于以后正式交 付设计后生产厂商的工作顺利开展并缩短对方的 设计时问有很大的帮助； ．验收测试例设计和分析测试覆盖率； ．开始安排资源准备项目原型化和硅片测试； ．准备好所有的第三方芯片的仿真模型。 第三十一页，共四十九页。 本阶段输出： ．所有的模块设计、代码和模块织的测试； ．初始的模块级综合； ．最终决定的芯片引脚。 该阶段风险分析： ．该阶段是最容易造成项目延迟的阶段，所以必须 坚持任务向前赶的原则，随时关心各个小组的进 度，及时发现问题并安排解决资源，坚持按时验 收； ．由于最终得到硅片的面积可能超过估计的最大 值，因此需要考虑怎样修改设计缩小硅片面积。 第三十二页，共四十九页。 模块设计可以划分为以下5个任务： ．细化设计说明； ．模块设计； ．编码； ．仿真； ．综合。 第三十三页，共四十九页。 在这个阶段，需要开始计划硅片的测试。下面是一些重要的事项需要在这个阶段考虑和跟踪。 (1) 芯片引脚列表。引脚列表需要在最终的网表递交的前几个星期生成，并通过验收确定下来。引脚列表必须征得ASIC生产厂商、ASIC前端设计小组和印制电路板设计小组的同意。 (2) 封装。如果对于ASIC生产厂商来说，封装是新的，则ASIC生产厂商必须重新设计封装。重新设计封装主要是设计晶片与引脚之间的连接印制电路板。封装的信号引脚数量、供电引脚数量和封装的方式等都必须确定下来。如果重新制作封装，项目管理者必须跟ASIC生产厂商确定封装重新设计的时间，以便于重新考虑项目的开发计划。 第三十四页，共四十九页。 (3) 样片和预生产量。ASIC生产厂商一般为客户提供一定数量的样片。样片一般可以有多种类型，它们的返回和递交时间都不一样。对于初始的测试，必须有足够的数量可以保证硅片和系统的测试能够快速、顺利地进行。通过和生产厂商的有效谈判，可以提高芯片预生产量，这样可以有效地提高产品的首批上市产量。 第三十五页，共四十九页。 集成电路设计与制造的主要流程框架 设计 芯片检测 单晶、外延材料 掩膜版 芯片制造过程 封装 测试 系统需求 第一页，共四十九页。 下面我们来介绍ASIC设计的基本流程。 设计过程可分五个阶段： 第一阶段：项目策划 第二阶段：总体设计 第三阶段：详细设计和可测性设计 第四阶段：时序验证与版图设计 第五阶段：加工与完备 ASIC设计流程介绍 第二页，共四十九页。 第一阶段：项目策划 任务：形成项目任务书 (项目进度，周期管理等)。流程：市场需求--调研--可行性研究--论证--决策--任务书。 第二阶段：总体设计 任务：确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标，论证各种可行方案，选择最佳方式，加工厂家，工艺水准。 流程：需求分析--系统方案--系统设计--系统仿真。 输出：系统规范化说明(System Specification)：包括系统功能,性能,物理尺寸,设计模式,制造工艺,设计周期,设计费用等等. 第三页，共四十九页。 第三阶段： 详细设计和可测性设计 任务：分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。 第四页，共四十九页。 流程：逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真。 输出： 功能设计(Function Design)：将系统功能的实现方案设计出来.通常是给出系统的时序图及各子模块之间的数据流图。 ???逻辑设计(Logic Design)：这一步是将系统功能结构化.通常以文本(Verilog HDL 或VHDL),原理图,逻辑图表示设计结果,有时也采用布尔表达式来表示设计结果。 电路设计(Circuit Design)：电路设计是将逻辑设计表达式转换成电路实现。 第五页，共四十九页。 第四阶段：时序验证与版图设计 任务：静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延