eda vhdl设计初步学习.pptxVIP

;【例4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s :: IN BIT; y :::: OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ;;4.1.1 2选1多路选择器的VHDL描述;4.1.1 2选1多路选择器的VHDL描述;4.1.2 VHDL相关语句说明;4.1.2 VHDL相关语句说明;5. 数据类型;4.1.2 VHDL相关语句说明;4.1.2 VHDL相关语句说明;4.1.3 VHDL设计的基本概念和语句小节;4.2 寄存器描述及其VHDL语言现象;比较用5种不同语句的D触发器VHDL程序;D触发器VHDL程序1 例4-10;D触发器VHDL程序2 例4-11;D触发器VHDL程序3;D触发器VHDL程序4（电平型触发）;;4选1逻辑功能真值表;四路选择器;4.3 1位二进制全加器的VHDL描述;半加器描述、或门描述; 【例4-17】 LIBRARY IEEE; --半加器描述(2) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ;;半加器描述－CASE语句;2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR; 【例4-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1;;4.3.3 全加器???述和例化语句;4.4 4位二进制加法计数器设计;另一种表达方式;4位锁存器;4.5 一般加法计数器设计;例4-22 带有复位和时钟使能的10进制计数器;图4-14 例4-22的RTL电路;4.5.3 带有并行置位的移位寄存器;4.5.3 带有并行置位的移位寄存器;感谢您的欣赏！