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进程语句 process 信号 信号 信号 进程语句 process 进程语句 process 第三十一页，共四十七页。 敏感信号表：进程内要读取的所有敏感信号 （包括端口）的列表。每一个敏感 信号的变化，都将启动进程。 格式： [标记：] process [( 敏感信号表)] { 进程说明项} begin { 顺序描述语句} end process [标记]； 信号名称 {，信号名称 } 第三十二页，共四十七页。 敏感信号表的特点： 1、同步进程的敏感信号表中只有时钟信号。 如： process(clk) begin if(clk’event and clk = ‘1’) then if reset = ‘1’ then data = “00”; else data = in_data; end if; end if; end process; 第三十三页，共四十七页。 2、异步进程敏感信号表中除时钟信号外，还有其 它信号。 例： process(clk，reset) begin if reset = ‘1’ then data = “00”; elsif(clk’event and clk = ‘1’) then data = in_data; end if; end process; 第三十四页，共四十七页。 3、如果有 wait 语句，则不允许有敏感信号表。 PROCESS (a,b) BEGIN --sequential statements END PROCESS; PROCESS BEGIN -- sequential statements WAIT ON (a,b) ; END PROCESS; 第三十五页，共四十七页。 * 1位半加器的原理图设计 存在问题：同或和异或的不同 同或：XNOR 异或: XOR 上次实验讲评 函数关系式 S=A⊕B C=AB 第一页，共四十七页。 1位全加器的原理图设计 第二页，共四十七页。 另一种方法设计1位全加器的原理图 函数关系式 Si=Ai⊕Bi⊕Ci-1 Ci=AiBi+BiCi-1+AiCi-1 第三页，共四十七页。 使用Max+PlusII软件进行1位二进制全加器的功能仿真。 仿真参数的设置 end time :0.8s time range: from 0 to 0.8s 将a,b,cin组合起来，组名group name为k[3..1], 进制（radix）为二进制(bin),开始值（start value）为000,计数间隔（count every）为100ms,这样就可以使k[3..1]从000变到111，覆盖了a,b,cin组合的所有取值。 第四页，共四十七页。 仿真波形如下图所示 第五页，共四十七页。 1位半减器VHDL设计 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY half_sub IS PORT(a : IN std_logic; b : IN std_logic; diff : OUT std_logic; --difference cout : OUT std_logic); --carry out END half_sub; ARCHITECTURE half OF half_sub IS BEGIN cout=not a AND b; --logic relation due to truth table diff=a XOR b; END half ; 第六页，共四十七页。 1位全减器VHDL设计 第七页，共四十七页。 本次课内容 VHDL顺序语句（CASE) 变量与信号的比较 VHDL并行语句（PROCESS) BCD程序设计 第八页，共四十七页。 硬件执行：并行执行（VHDL本质） 仿真执行：顺序执行、并行执行 分为两大类