组合逻辑电路练习题和答案.docVIP

PAGE/NUMPAGES 第2章习题 一、单项选择题 若在编码器中有50个编码对象，则输出二进制代码位数最少需要（B）位。 A）5B）6C）10D）50 2.一个16选1的数据选择器，其选择控制（地址）输入端有（C） 个，数据输入端有（D）个，输出端有（A）个。 A）1B）2C）4D）16 一个8选1的数据选择器，当选择控制端S2S1S0的值分别为101时，输出端输出（D）的值。 A）1B）0C）D4D）D5 4.一个译码器若有100个译码输出端，则译码输入端最少有（C） 个。 A）5B）6C）7D）8 5.能实现并-串变换的是（C）。 A）数值比较器B）译码器C）数据选择器D）数据分配器 6.能实现1位二进制带进位加法运算的是（B）。 A）半加器B）全加器C）加法器D）运算器 7.欲设计一个3位无符号数乘法器（即及（D）位输出信号。  3×3），需要（  ）位输入 A）3，6B）6，3C）3，3D）6，6 8.欲设计一个8位数值比较器，需要（）位数据输入及（B） 位输出信号。 A）8，3B）16，3C）8，8D）16，16 4位输入的二进制译码器，其输出应有（A）位。 A）16B）8C）4D）1 二、判断题 在二——十进制译码器中，未使用的输入编码应做拘束项办理。 （） 编码器在任何时刻只能对一个输入信号进行编码。（） 优先编码器的输入信号是相互排斥的，不容好多个编码信号同时 有效。（） 4.编码和译码是互逆的过程。（） 共阴发光二极管数码显示器需采用有效输出为高电平的七段显示 译码器来驱动。（） 6.3位二进制编码器是3位输入、8位输出。（） 组合逻辑电路的特点是：任何时刻电路的牢固输出，不过取决于 该时刻各个输入变量的取值，与电路原来的状态没关。（） 半加器与全加器的差异在于半加器无进位输出，而全加器有进位 输出。（） 串行进位加法器的优点是电路简单、连接方便，而且运算速度快。 （） 二进制译码器的每一个输出信号就是输入变量的一个最小项。 （） 竞争冒险是指组合电路中，当输入信号改变时，输出端可能出现 的虚假信号。（） 三、综合题 1．以以下图逻辑电路是一个什么电路，当A3～A0输入 0110，B3～B0 输入1011，Cin输入1时，Cout及S3～S0分别输出什么 A3 B3 A2 B2 A1 B1 A0 B0 Cout + + + Cin + S3 S2 S1 S0 答：图中所示电路是4位串行进位全加器电路 Cout=1，S3S2S1S0=0001 2．使用门电路设计一个4选1 的数据选择器，画出逻辑图。 解：4选1数据选择器有4 个数据输入端（D0D1D2D3），2个选 择输入端（S1S0），1个数据输出 端（Y）。真值表以下： D S S Y 1 0 D 0 0 D 0 0 D1 0 1 D1 D2 1 0 D2 D311D3 逻辑表达式： YD0S1S0D1S1S0D2S1S0D3S1S0 逻辑图如右图所示。 3．请设计一个简单的二—十进制编码器 （采用余3码编码）。 注：编码规则见课本P12表1-1。 IY3Y2Y1 Y0 I0011 0 I0100 1 I0101 2 I0110 3 I0111 4 I1000 5 I1001 6 I1010 7 I1011 8 I1100 解：设10个信号输入 9 端分别为（I0~I9），4个编 码输出端分别为（Y3~Y0）， 依照余3码编码表： 可得输出表达式： Y3=I5+I6+I7+I8+I9 Y2=I1+I2+I3+I4+I9 Y1=I0+I3+I4+I7+I8 Y0=I0+I2+I4+I6+I8 逻辑图如右图所示。 4．利用门电路设计一个1路-4路数据分配器。数据分配器的功能与 数据选择器功能相反，相当于一个1路-多路的开关，可以实现数据 的串-并变换。1路-4路数据分配器的结构表示图以以下图，其功能是 将输入的数据选通送至4个输出中的一个。当S1S0=00时，Y0=D；当 S1S0=01时，Y1=D；当S1S0=10时，Y2=D；当S1S0=11时，Y3=D。 真值表： DS S 0 1 2 3 Y Y Y Y 1 0 D0 0 D 0 0 0 D0 1 0 D 0 0 D1 0 0 0 D 0 D 1 1 0 0 0 D Y0DS1S0 表达式：Y1DS1S0 Y2DS1S0 Y3DS1S0 逻辑图如右图所示。 5．利用与门（74HC08）及4位加法器（74HC283）设计一个3×2乘 法器，画出逻辑图。 A2B0  A1B0  A0B0 A2B1  A1B1  A0B1 （对应的芯片引脚略）