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DLL( Delay-Locked Loop ) 周清海目录DLL作用PLL原理数字倍频数字移相DLL原理DLL应用DLL作用原因：FPGA芯片规模增大，工作频率高，片内时钟分配质量和时钟延迟变得重要、传统的时钟树无法保持片内高速时钟的精确同步需求作用：1、消除时钟延迟，可实现零传输延迟，使时钟输入信号与整个芯片内部时钟引脚之间偏差最小。每个DLL驱动两个全局时钟网络。2、先进的多时钟控制。对Spartan-II系列FPGA有四个DLL，可实现2倍频，以及使时钟按1.5，2，2.5，3，4，5，8 ，16分频时钟树零传输延迟PLL和DLL主要有三个功能：[useing_virtex_DLL.pdf参考page1]1,消除时钟延迟；2,频率合成(包括倍率和分频)；3,时钟校正(包括占空比和相移)时钟树图示是典型的片上时钟树图，共6级时钟。先垂直方向后水平方向分配时钟，各级时钟最长线4mm。第一级时钟4mm驱动2个第二级时钟，第二级时钟用3mm匹配线驱动4个第三级时钟…..(图中只画出上面部分，下部分未画出)36635545566233典型的时钟树分布图1零传输延迟DLL技术能够实现零传输延迟，使分布于整个器件的时钟引脚间的偏差最小。零传输延迟指前面的时钟信号经过若干延时，能够达到与后面的时钟信号的同步，最终实现零传输延迟参考时钟同步延迟信号延时信号PLL锁相环锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc 。 Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。下图是另一种PLL原理图，控制电路由上图的鉴相器和低通滤波器组成。调整振荡器的频率和相位就可以补偿时钟分布造成的时间延迟压控振荡器输出时钟时钟分布网络控制逻辑电路输入时钟PLL原理图DPLL数字锁相环数字鉴相器，数字低通滤波器，数字控制振荡器；DPD比较clk_dpd与Data_in相位超前或滞后关系；DPL根据DPD输出进行加/减计数，达到一定模值，产生进/借位对DCO控制，即实现对相位差控制和滤除DPD噪声，clk_DLF是clk_DPD的两倍；DCO利用外部时钟进行分频，其中分频系数由DLF产生的信号调整，从而使输出逼近输入DLF digital low filterDPL根据DPD输出的sign，sign _ready进行加/减计数，达到模值时，产生进/借位对DCO控制，即利用相位差控制；另外，因为只有噪声连续出现的次数达到了计数器模值时才会产生对DCO的分频系统调整，故可以产生滤除DPD噪声的效果；此外clk_DLF是clk_DPD的两倍，可以提高滤波精度；更智能的方法是利用锁相环状态检测电路，当没有达到锁定时，增大计数模值，使锁相器快速进入稳定；进入稳定后，再逐步减小模值，使其再度失锁，如此可得最佳模值，提高锁相精度。如下图相比前面的DPLL，最主要的变化是增加了锁相环检测电路，用于检测是否锁定，原理如下页锁相环检测电路由触发器与单稳态振荡器构成fin输入参考时钟，fout为锁相器振荡器输出时钟的移相90度fout对fin的抽样送入单稳态振荡器锁定状态fout与fin有稳定的相位关系 fout对fin抽样应全部为0或1这样不会激发振荡器振荡，从而lock将输出低电平；而失锁状态时fout与fin出现相位之间的滑动，抽样时就不会出现长时间的0或1，单稳态振荡器振荡，使lock输出高电平。锁相环的锁定状态保持时间的认定，可以通过设置振荡器的性能。 微分型单稳态触发器 因为CMOS门电路的输入电阻很高，所以其输入端可以认为开路。电容cd和电阻rd构成一个时间常数很小的微分电路，它能将较宽的矩形触发脉冲vi变成较窄的尖触发脉冲vd.稳态时,vi等于0,vd等于0,vi2等于vdd ,vo等于0，vo1等于vdd,电容Cd两端的电压等于0;触发脉冲到达时,vi大于vth,vd大于vth,vo1等于0,vi2等于0,vo等于vdd,电容c开始充电,电路进入暂稳态.当电容c两端的电压上升到vth时,即vi2上升到vth时,vo等于0,电路退出暂稳态，电路的输出恢复到稳态。显然，输出脉冲宽度等于暂稳态持续时间。路退出暂稳态时,vd已经回到0（这是电容cd和电阻rd构成的微分电路决定的,所以vo1等于vdd,vi2等于vth+vdd电容c通过G2输入端的保护电路迅速放电。当vi2下降到vdd时，电路内部也恢复到稳态。 数字倍频倍频器的功能即在两脉冲之间等间隔插入一定数量的脉冲，使经过倍频器的信号输出频率为输入频率的整数倍。最简单的数字倍频器可将输入时