华中师范大学电子技术基础课件-第7章时序逻辑电路的设计.pptx

第七章 时序逻辑电路的设计;三、拓展知识 （一）74LS290芯片介绍 （二）74LS194芯片介绍 （三）74LS160/161芯片介绍 （四）74LS192芯片介绍;一、教学要求;一、教学要求;（一）触发器;根据逻辑功能的不同，触发器可以分为：RS触发器、D触发器、JK触发器、T和T′触发器。 按照结构形式的不同，又可分为：基本RS触发器、同步触发器、主从触发器和边沿触发器。 根据触发方式不同，触发器可以：分为电平触发器、边沿触发器和主从触发器等。 本书主要讨论基本RS触发器，同步RS触发器，JK触发器和D、T触发器。;1．基本RS触发器;（2）工作原理;2、同步RS触发器;（1）电路结构;（2）工作原理;同步触发器这种输出状态的变化取决于时钟电平高低的工作方式，称为电平触发方式。 正电平触发方式：CP?=1期间，触发器的状态发生改变； 负电平触发方式：CP=0期间，触发器的状态发生改变。 电平触发器方式的触发器存在空翻的可能。 例如，正电平触发时，在CP=1期间，若同步RS触发器的输入信号发生多次变化，则输出状态也会相应发生多次变化，这种现象称为触发器的空翻。;例7.1　 已知同步RS触发器的输入信号R、S及时钟脉冲CP的波形如图7-3所示。设触发器的初始状态为0态，试画出输出端Q的波形图。;3、JK触发器;（2）工作原理;CP＝1期间接收输入信号，CP下降沿到来时触发翻转，避免了空翻现象的发生。 但主从JK触发器对输入信号的要求较高，抗干扰能力不强。为了克服这个缺点，可选用具有边沿触发方式的JK触发器。;边沿触发方式 仅在CP脉冲的上升沿或下降沿到来时，触发器才能接收输入信号，触发并完成状态转换，而在CP?=?0和CP?=?1期间，触发器状态均保持不变。 下降沿触发的JK触发器：;例， 当输入信号J、K的波形如图7-5（d）所示时，请分别画出两种JK触发器的输出波形（假设各触发器初态均为0）。;4、D、T触发器;（2）T触发器;例7.3 逻辑电路如图7-10（a）所示，分析其逻辑功能。已知输入信号D和时钟脉冲CP如图7-10（b）所示，画出Q的波形。设电路初始状态为0。;（二）寄存器和移位寄存器;1、寄存器;2、移位寄存器;（2）4位左移移位寄存器电路;（2）集成双向移位寄存器;集成双??移位寄存器74LS194的功能表;（三）计数器;CP、Q0、Q1、Q2信号的频率依次降低1/2，因此，计数器又称分频器，依次为CP脉冲的二分频、四分频、八分频 。;② 异步二进制减法计数器;③ 异步计数器的特点 最大优点：电路结构简单。 主要缺点： 各触发器翻转时存在延迟时间，级数越多，延迟时间越长，因此计数速度慢；同时由于延迟时间，在有效状态转换过程中会出现过渡状态而造成逻辑错误。 基于上述原因，在高速的数字系统中，大都采用同步计数器。;（2）同步二进制加法计数器;2．十进制计数器;前面我们介绍了各种计数器的工作原理，在实际应用中大都是采用集成计数器来实现的。;（四）555定时器及其应用;2、555定时器的典型应用;（1）用555定时器构成单稳态触发器;（2）用555定时器构成施密特触发器;（3）用555定时器构成多谐振荡器;（五）同步时序逻辑电路的分析与设计;2．时序逻辑电路的一般分析方法 同步时序逻辑电路： 了解电路的输入/输出信号、触发器的类型等→根据给定的时序电路图，写出输出方程、激励方程、状态方程→列出状态转换表或画出状态图和波形图→确定电路逻辑功能。 异步时序逻辑电路： 异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，只是还应考虑各触发器的时钟条件，另外写出时钟方程。;例7.4　试分析图7-24所示时序逻辑电路的功能。;例7.5　试分析图7-25所示时序逻辑电路的功能。;3．同步时序逻辑电路的一般设计方法 根据设计要求，设定状态，画出状态图→状态化简→状态分配，列出状态转换编码表→选择触发器类型→确定状态方程、输出方程、激励方程→根据激励方程和输出方程画出逻辑图→检查自启动。;三、拓展知识 （一）74LS290芯片介绍 （二）74LS194芯片介绍 （三）74LS160/161芯片介绍 （四）74LS192芯片介绍;本章到此结束 谢谢!