一个时钟异步切换无毛刺电路.docxVIP

一个时钟异步切换无毛刺电路原理如下图（为了方便简洁，去掉了rst_n ） 波形是这样的Baseline ▼=3082nsCursor-Baseline▼ = 1604ns Baseline ▼=3082ns Cursor-Baseline▼ = 1604ns Baseline ▼=3082nsCursor-Baseline▼ = 1604nsbaseline = 3082nsName ▼Cursor ▼|3000联|3200於|3400n$3600n$ Baseline ▼=3082ns Cursor-Baseline▼ = 1604ns baseline = 3082ns Name ▼ Cursor ▼ |3000联 |3200於 |3400n$ 3600n$|3800n$ |4000ns |4200n$ |TimeZ |4400ns IIIimmrinnnnwuuiwinnnnmmnwimnnnjmfijuuiiummnjimuummuwmjw? 代码就是根据电路图写的//////////////////////////////////////////////////////////////////////////// /////////////// 2 // DATEWed Jun 6 23:31:57 CST 2012 2 // DATE g mod同§氏Ik那控一elk a 6 , input wireelk b 7 , input wirerst n sei,input wire sei ,output wireclk_o); “//////////////////////〃/////〃//〃//////〃//////〃//〃/////////////////// 1II variable declaration regclk_a_en ;regclk_b_en ; 116 17always @(posedge elk a or negedge rst n) begin18 17 18 18if (?rst n)elk a enVb=Q19elseelk a en 18 if (?rst n) elk a en Vb=Q 19 else elk a en = 20 end 2122if (?rst n)elk b enlfb=023elseelk b en=selk 私 21 22 if (?rst n) elk b en lfb=0 23 else elk b en = selk 私 en 24 end 25 assign elk o (elk a elk a en) | (elk b clk b en); always @ (posedge elk b or negedge rst n) begin 势//////////////////////////////////////////////////////////////////// 27 28 endmodule //CREATED by poiu elab@120729 30 28 endmodule // testbench是这样的 1//////////////////////////////////////////////////////////////////////////// /////////////// 2 // DATE : Wed Jun 6 23:42:58 CST 2012 3//////////////////////////////////////////////////////////////////////////// 4 define CLK A CYCLE 23 5 define CLK_B_CYCLE 47 6 module tb(); 7//////////////////////////////////////////////////////////////////////////// /////////////// 8 // variable declaration 9 reg clk_ a * 10 reg elk _b * 11 reg rst_ _n ? 12 reg sei ? 13 wire clk_ _o f 14 //////////////////////////////////////////////////////////////////////////// /////////////// 15 // stimulation generation 16 initial forever #(s CLK_A_CYCLE/2) clk_a = ~clk_a;17 initial foreve