深入理解阻塞和非阻塞赋值的区别.pptxVIP

会计学;4 语言指导原则 ; always块;5 每个在always块中赋值的信号都必需定义成reg型或整型。整型变量缺省为32bit，使用Verilog操作符可对其进行二进制求补的算术运算。综合器还支持整型量的范围说明，这样就允许产生不是32位的整型量。句法结构：integer[msb:lsb]identifier。 6 always块中应该避免组合反馈回路。每次执行always块时，在生成组合逻辑的always块中赋值的所有信号必需都有明确的值；否则，需要设计者在设计中加入电平敏感的锁存器来保持赋值前的最后一个值，只有这样综合器才能正常生成电路。如果不这样做综合器会发出警告提示设计中插入了锁存器。如果在设计中存在综合器认为不是电平敏感锁存器的组合回路时，综合器会发出错误信息(例如设计中有异步状态机时)。 ;例如： input a,b,c; reg e,d; always @(a or b or c) begin e =d a b; d =e | c; end;7 对一个寄存器型(reg)和整型(integer)变量给定位的赋值只允许在一个always块内进行，如在另一always块也对其赋值，这是非法的。 8 把某一信号值赋为‘bx，综合器就把它解释 成无关状态，因而综合器为其生成的硬件电路 最简洁。;深入理解阻塞和非阻塞赋值的不同;概述;阻塞赋值和非阻塞赋值;阻塞赋值;非阻塞赋值;难点;要 点;深入理解阻塞的概念;例1 用阻塞赋值的反馈振荡器;深入理解非阻塞的概念;[例2]. 用非阻塞赋值的反馈振荡器;阻塞赋值;非阻塞赋值;阻塞赋值;wire din reg a, b, c; always @ (posedge ck) begin a= din; b=a; c=b; end;Verilog模块编程要点;Verilog 的层次化事件队列;说明;自触发always块 ;[例4] 采用非阻塞赋值的自触发振荡器;移位寄存器模型;[例5] 不正确地使用的阻塞赋值来描述移位寄存器。（方式 #1） ;[例6] 用阻塞赋值来描述移位寄存器也是可行的，但这种风格并不好。（方式 #2 ） module pipeb2 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always @(posedge clk) begin q3 = q2; q2 = q1; q1 = d; end endmodule 阻塞赋值被仔细地安排了次序以使得行为仿真正确。这种建模同样也可以得到正???的综合结果 ;[例7] 不好的用阻塞赋值来描述移位时序逻辑的风格（方式 #3） module pipeb3 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always @(posedge clk) q1 = d; always @(posedge clk) q2 = q1; always @(posedge clk) q3 = q2; endmodule;[例8] 不好的用阻塞赋值来描述移位时序逻辑的风格（方式 #4） module pipeb4 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always @(posedge clk) q2 = q1; always @(posedge clk) q3 = q2; always @(posedge clk) q1 = d; endmodule;[例9] 正确的用非阻塞赋值来描述时序逻辑的设计风格 #1 module pipen1 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1;