第11章可编程逻辑器件及其开发工具.pptVIP

需首先确定仿真时间长度，点击File→End Time，弹出如图11.17所示的对话框，键入仿真结束时间（如100μs），点击OK按钮结束；点击Option→Grid Size，键入显示网格间距时间（如500ns），点击OK按钮结束，如图11.18所示。 图11.17 仿真时长设置 图11.18 仿真显示网格间距时间设置 第六十二页，共八十八页。 3. 硬核 在EDA设计领域中，硬核指的是经过验证的设计版图。具体在FPGA设计中，指布局和工艺固定、经过前端和后端的设计，设计人员不能对其修改。 硬核的这种不允许修改特点使其复用有一定困难，所以通常用于某些特定应用中，使用范围较窄。 第三十页，共八十八页。 11.3 FPGA的设计与开发 11.3.1 FPGA的基本开发流程 FPGA的基本开发流程主要包括设计输入（Design Entry）、仿真（Simulation）、综合（Synthesize）、布局布线（Place and Route）和下载编程等步骤。 FPGA的一般开发流程如图11.5所示。 ? 第三十一页，共八十八页。 图11.5 FPGA的一般开发流程 第三十二页，共八十八页。 1.??设计输入 设计输入是将所设计的电路或系统以开发软件所要求的某种形式表示出来，并输入给EDA工具的过程。 常用的方法有硬件描述语言（HDL）输入方式和原理图输入方式等。 原理图输入方式在可编程器件发展的早期应用比较广泛，它将所需要的器件从元件库中调出来，画出电路原理图，完成输入过程。 这种方法的优点是直观、便于理解、元器件资源丰富。但在大型设计中，这种方法的效率较低，且不易维护，不利于模块构造和重用，更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。 第三十三页，共八十八页。 目前，在实际开发中应用最广的是HDL语言输入法，利用文本（程序代码）描述设计，可以分为普通HDL和行为HDL。普通HDL（如ABEL-HDL），支持逻辑方程、真值表和状态图等表达方式，主要用于简单的小型设计； 在中、大型设计中，主要使用行为HDL，如Verilog HDL和VHDL，这两种语言（普通HDL和行为HDL）的共同特点是语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，具有很强的逻辑描述功能，而且输入效率很高。 第三十四页，共八十八页。 2. 功能仿真 功能仿真也称前仿真或行为仿真，是在综合之前对用户所设计的电路进行逻辑功能验证。这时的仿真没有时延信息，仅对初步的功能进行检测。 仿真前，需先利用波形编辑器建立波形文件和测试向量（输入信号序列）。 仿真结果将会生成报告文件和输出信号波形，从中可以观察各个节点信号的变化情况是否符合功能要求。如果发现错误，则返回设计输入进行修改。 第三十五页，共八十八页。 3. 综合 综合就是将较高级抽象层次的描述转化成较低层次的描述。它根据设计目标与要求（约束条件）优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件来实现。 具体而言，综合就是将HDL语言、原理图等设计输入翻译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。 真实、具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级网表来产生。为了能够转换成标准的门级网表，HDL程序的编写必须符合特定综合器所要求的风格。 第三十六页，共八十八页。 4. 实现与布局布线 实现是将综合生成的逻辑连接网表适配到具体的FPGA芯片上，布局布线是其中最重要过程。 布局将逻辑连接网表中的底层单元确定到芯片内部的合理位置上，并且要在速度最优和面积最优之间作出权衡和选择。 布线根据布局的拓扑结构、利用芯片内部的各种连线资源，正确地连接各个元件。由于FPGA的结构非常复杂，只有FPGA芯片生产厂商才对芯片的结构最为了解，所以布局布线必须选择开发商提供工具。 第三十七页，共八十八页。 5. 时序仿真 时序仿真也称后仿真，是指将布局布线的时延信息反标注到设计网表中来检测有无时序违规现象。 由于时序仿真含有较为全面、精确的时延信息，所以能较好地反映芯片的实际工作情况。 另外，通过时序仿真，检查和清除电路中实际存在的冒险现象是十分必要的。 第三十八页，共八十八页。 6. 下载编程与调试 下载编程是将设计阶段所生成的位流文件装入到可编程器件中。通常，器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。 逻辑分析仪（Logic Analyzer）是FPGA设计的常用调试工具，但需引出大量的测试管脚，且