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于Libero的数字逻辑设计仿真及验证实验实验报告（实验 4到8） _学院______________专业_____班________组、学号______ 姓名______________协作者______________教师评定_________________实验题⽬_________基于Libero的数字逻辑设 计仿真及验证实验_________ 1、熟悉EDA⼯具的使⽤；仿真基本门电路。 2、仿真组合逻辑电路。 3、仿真时序逻辑电路。 4、基本门电路、组合电路和时序电路的程序烧录及验证。 5、数字逻辑综合设计仿真及验证。 实验报告 1、基本门电路 ⼀、实验⽬的 1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利⽤EDA⼯具进⾏设计及仿真的流程。 3、学习针对实际门电路芯⽚74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进⾏VerilogHDL设计的⽅法。 ⼆、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使⽤⽅法。 2、进⾏针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可⾃⾏编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选⼀个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与⾮ // 74HC00.v module HC00(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=~(AB);//与⾮ endmodule //74HC00测试平台代码 // testbench.v `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; end endmodule //74HC02代码-或⾮ // 74HC02.v module HC02(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=~(A|B);//或⾮endmodule //74HC02测试平台代码`timescale 1ns/1ns module test02(); reg [4:1]a,b; wire [4:1]y; HC02 u2(a,b,y); initial begin a=4b0000; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; end endmodule //74HC04代码-⾮module HC04(A,Y); input [6:1]A; output [6:1]Y; assign Y=~A;//⾮endmodule //74HC04测试平台代码`timescale 1ns/1ns module test04(); reg [6:1]a; wire [6:1]y; HC04 u4(a,y); initial begin a=6b000001; #10 b=b1; #10 b=b1; #10 b=b1; #10 b=b1; #10 b=b1; end endmodule //74HC08代码-与module HC08(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=AB;//与endmodule //74HC08测试平台代码`timescale 1ns/1ns module test08(); reg [4:1]a,b; wire [4:1]y; HC08 u8(a,b,y); initial begin a=4b0000; b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 a=4b1111; b=4b0001;