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一种集成电路包括被配置为执行乘法运算的逻辑块。逻辑块包括被配置为接收多个输入并生成第一多个输出的多个查找表。另外,逻辑块包括被配置为接收第一多个输出并生成第二多个输出的加法电路。此外,逻辑块包括被配置为接收多个输入的一部分、确定一个或多个部分积、并生成第三多个输出的电路。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113050919 A
(43)申请公布日 2021.06.29
(21)申请号 202011013049.2
(22)申请日 2020.09.23
(30)优先权数据
16/729,25
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