三人表决器、五人表决器的实验报告9361.pdfVIP

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2023-06-25 发布于上海
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三人表决器、五人表决器的实验报告9361.pdf

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三⼈表决器、五⼈表决器的实验报告三⼈表决器、五⼈表决器的实验报告⼀实验⽬的 1.熟悉Quartus II 软件的基本操作 2.学习使⽤Verilog HDL 进⾏设计输⼊ 3.逐步掌握软件输⼊、编译、仿真的过程⼆实验说明三⼈表决器真值表：输⼊信号输出信号 B1 B2 B3 u 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 逻辑表达式：U= b1 b2 voter u 本次实验是要设计⼀个三⼈表决器。该电路应有两个数据输⼊端⼝b1,b2,b3，电路的输出端⼝为voter(u 三实验要求 1、完成三⼈表决器的Verilog HDL程序代码输⼊并进⾏仿真 2、采⽤结构描述⽅式和数据流描述⽅式 3、完成对设计电路的仿真验证四、实验过程（1）三⼈表决器：程序代码仿真结果五⼈表决器：程序代码仿真结果五、实验体会通过三⼈表决器和五⼈表决器的设计，使我们更加熟悉Quartus 软件进⾏数字系统设计的步骤，以及运⽤Verilog HDL进⾏设计输⼊，并掌握三⼈表决器和五⼈表决器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。三⼈表决器和五⼈表决器⼤体相似，并没有太⼤的区别。