四位全加器的VHDL与VerilogHDL实现.docxVIP

加法器的分类（一）半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进 加法器的分类 （一）半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B 分别为被加数与加数，作为电路的输入端；S 为两数相加产生的本位和，它和两数相加产生的向高位的进位 C 一起作 为电路的输出。 根据二进制数相加的原则，得到半加器的真值表如表1所列。 信号输入 信号输出 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1 半加器的真值表 表1 半加器的真值表 由真值表可分别写出和数 S，进位数 C 的逻辑函数表达式为： （1） C=AB （2） 由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用 一个与门实现。仿真结果如图3所示： 图3 半加器仿真图 1 信号输入端信号输出端A 信号输入端 信号输出端 A i B i C i S i C i （二）全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数 A